JPH0345993A - 文字表示回路 - Google Patents
文字表示回路Info
- Publication number
- JPH0345993A JPH0345993A JP1180971A JP18097189A JPH0345993A JP H0345993 A JPH0345993 A JP H0345993A JP 1180971 A JP1180971 A JP 1180971A JP 18097189 A JP18097189 A JP 18097189A JP H0345993 A JPH0345993 A JP H0345993A
- Authority
- JP
- Japan
- Prior art keywords
- register
- display
- line
- interrupt signal
- character data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばＣＲＴ （Ｃａ ｔｈｏｄｅ−Ｒａｙ
−↑ｕｂｅ）の画面に文字又は記号を行単位に表示する
文字表示回路に関するものである。
−↑ｕｂｅ）の画面に文字又は記号を行単位に表示する
文字表示回路に関するものである。
第４図は従来のこの種の文字表示回路の回路図である。
制御部たるＣＰＩＪ ｌが出力する行単位の文字データ
２行分が１行目表示レジスタ４及び２行目表示レジスタ
５へ入力される。レジスタ４，５の夫々の内容は表示制
御回路２へ入力される。この表示制御回路２には走査線
の水平同期信号ＨＳＶＣ及び垂直同期信号ｖ ｓｖｃが
入力される。表示制御回路２は水平、垂直同期信号）１
ｓｙｃ ＋ ＶＳ’ＩＣに関連して入力された文字デ
ータに対応する映像信号をＣＲＴ ３に与え、ＣＲＴ
３の画面に２行分の文字を表示する。
２行分が１行目表示レジスタ４及び２行目表示レジスタ
５へ入力される。レジスタ４，５の夫々の内容は表示制
御回路２へ入力される。この表示制御回路２には走査線
の水平同期信号ＨＳＶＣ及び垂直同期信号ｖ ｓｖｃが
入力される。表示制御回路２は水平、垂直同期信号）１
ｓｙｃ ＋ ＶＳ’ＩＣに関連して入力された文字デ
ータに対応する映像信号をＣＲＴ ３に与え、ＣＲＴ
３の画面に２行分の文字を表示する。
前述した従来の文字表示回路は、３行以上の文字を表示
するためには各行に対応づけて３ａ以上のレジスタを必
要とし、回路が大型化するとともに、コストアップする
という問題がある。
するためには各行に対応づけて３ａ以上のレジスタを必
要とし、回路が大型化するとともに、コストアップする
という問題がある。
本発明は斯かる問題に鑑み、奇数行目の文字デ−夕を書
込む第１レジスタと、偶数行目の文字データを書込む第
２レジスタとの２個のレジスタを用いて、３行以上の文
字を表示できる文字表示回路を提供することを目的とす
る。
込む第１レジスタと、偶数行目の文字データを書込む第
２レジスタとの２個のレジスタを用いて、３行以上の文
字を表示できる文字表示回路を提供することを目的とす
る。
本発明に係る文字表示回路は、ＣＰＵが出力する表示す
べき行単位の文字データを書込むべき２個のレジスタと
、文字データによる行単位の文字表示を完了した時点に
割込み信号を発生して前記ｃｐｕへ与える割込み信号発
生回路と、割込み信号をｃｐｕが受付ける都度、前記レ
ジスタの内容を書換える手段とを備える。
べき行単位の文字データを書込むべき２個のレジスタと
、文字データによる行単位の文字表示を完了した時点に
割込み信号を発生して前記ｃｐｕへ与える割込み信号発
生回路と、割込み信号をｃｐｕが受付ける都度、前記レ
ジスタの内容を書換える手段とを備える。
第１レジスタには表示すべき奇数行の文字データを書込
む。第２レジスタには表示すべき偶数行の文字データを
書込む。割込み信号発生回路は、行単位の文字表示が完
了した時点に発生する割込み信号をｃｐｕへ与える。ｃ
ｐｕは割込み信号を受付ける都度、第１．第２レジスタ
の内容を交互に書換える。第１．第２レジスタの内容に
より奇数行及び偶数行の文字を表示する。
む。第２レジスタには表示すべき偶数行の文字データを
書込む。割込み信号発生回路は、行単位の文字表示が完
了した時点に発生する割込み信号をｃｐｕへ与える。ｃ
ｐｕは割込み信号を受付ける都度、第１．第２レジスタ
の内容を交互に書換える。第１．第２レジスタの内容に
より奇数行及び偶数行の文字を表示する。
このようにレジスタの内容を交互に書換えることにより
３行以上の文字を表示する。
３行以上の文字を表示する。
以下本発明をその実施例を示す図面によって詳述する。
第１図は本発明に係る文字表示回路の回路図である。Ｃ
ＰＵ １は表示すべき行単位の奇数行の文字データを第
１レジスタ４へ、偶数行の文字データを第２レジスタ５
へ各別に入力する。第１．第２レジスタ４．５の内容、
つまり書込んだ文字データは表示制御回路２へ人力され
る。表示制御回路２には水平同期信号Ｈ＊’ＩＣ及び垂
直同期信号ｖ ｓｖｃが入力され、表示制御回路２は水
平、垂直同期信号１（ｓｙｅ ｌ ｖｓｖｃに関連して
入力された文字データに対応する映像信号を出力し、そ
れを表示部たるＣＲＴ ３へ与える。また表示制御回路
２は水平同期信号Ｈ！ＶＣを行表示完了信号発生回路６
へ人力する０行表示完了信号発生回路６は入力された水
平同期信号）１ｓｙｃのパルス数をカウントする。その
カウント値が、１行分の表示に予め割りつけけである水
平同期信号Ｈ３ＶＣのパルス数に相当する数値に達した
ときに行表示完了信号Ｓ、を発生し、その行表示完了信
号ＳＡは割込み信号発生回路７へ入力される。行表示完
了信号ＳＡを入力すべき割込み信号発生回路７には垂直
同期信号Ｖ５７．が入力されており、行表示完了信号Ｓ
Ａが入力される都度、割込み信号Ｓ□を発生し、また垂
直同期信号ＶＳＶＣが入力される都度、割込み信号Ｓ、
を発生して夫々の割込み信号Ｓ□、Ｓ０を前記ｃｐｕ１
へ与える。
ＰＵ １は表示すべき行単位の奇数行の文字データを第
１レジスタ４へ、偶数行の文字データを第２レジスタ５
へ各別に入力する。第１．第２レジスタ４．５の内容、
つまり書込んだ文字データは表示制御回路２へ人力され
る。表示制御回路２には水平同期信号Ｈ＊’ＩＣ及び垂
直同期信号ｖ ｓｖｃが入力され、表示制御回路２は水
平、垂直同期信号１（ｓｙｅ ｌ ｖｓｖｃに関連して
入力された文字データに対応する映像信号を出力し、そ
れを表示部たるＣＲＴ ３へ与える。また表示制御回路
２は水平同期信号Ｈ！ＶＣを行表示完了信号発生回路６
へ人力する０行表示完了信号発生回路６は入力された水
平同期信号）１ｓｙｃのパルス数をカウントする。その
カウント値が、１行分の表示に予め割りつけけである水
平同期信号Ｈ３ＶＣのパルス数に相当する数値に達した
ときに行表示完了信号Ｓ、を発生し、その行表示完了信
号ＳＡは割込み信号発生回路７へ入力される。行表示完
了信号ＳＡを入力すべき割込み信号発生回路７には垂直
同期信号Ｖ５７．が入力されており、行表示完了信号Ｓ
Ａが入力される都度、割込み信号Ｓ□を発生し、また垂
直同期信号ＶＳＶＣが入力される都度、割込み信号Ｓ、
を発生して夫々の割込み信号Ｓ□、Ｓ０を前記ｃｐｕ１
へ与える。
次にこのように構成した文字表示回路の動作を、各部信
号のタイミングチャートを示す第２図及び文字表示回路
の制御内容のフローチャートを示す第３図とともに説明
する。
号のタイミングチャートを示す第２図及び文字表示回路
の制御内容のフローチャートを示す第３図とともに説明
する。
第２図（ｂ）に示す水平同期信号Ｈ３’ｔＣに同期して
ＣＲＴ ３の画面に画像が表示される。先ず第１．第２
レジスタの内容をクリアする（Ｓｔ）。第２図（ａｌに
示す垂直同期信号ｖ ｓｖｃが割込み信号発生回路７に
人力されると、割込み信号発生回路７は第２図ｆｃ）に
示す割込み信号Ｓ。を発生してｃｐｕ １へ与える。そ
れによりｃｐｕ ｉは第１行目、即ち奇数行目の行単
位の文字データを第２図（ｄｌに示す如く第１レジスタ
４へ書込む（Ｓ２）。続いて第２図＋８）に示す如く第
２行目、即ち偶数行目の行単位の文字データを第２レジ
スタ５へ書込む（Ｓ３）。続いて、第１レジスタ４の内
容に基づいて水平同期信号Ｈ！ＶＣにしたがい第２図（
ｆ）に示す如く１行目の文字を表示する（Ｓ４）、行表
示完了信号発生口ｉ？ｌ）６は水平同期信号）１ ｓｖ
ｃのパルスをカウントしており、そのカウント値が１行
分の表示に予め割付けている水平同期信号Ｈ！ＶＣのパ
ルス数に相当する数値に達したとき、つまり１行分の文
字表示が完了したときに行表示完了信号ＳＡを出力して
割込み信号発生回路７へ入力する。
ＣＲＴ ３の画面に画像が表示される。先ず第１．第２
レジスタの内容をクリアする（Ｓｔ）。第２図（ａｌに
示す垂直同期信号ｖ ｓｖｃが割込み信号発生回路７に
人力されると、割込み信号発生回路７は第２図ｆｃ）に
示す割込み信号Ｓ。を発生してｃｐｕ １へ与える。そ
れによりｃｐｕ ｉは第１行目、即ち奇数行目の行単
位の文字データを第２図（ｄｌに示す如く第１レジスタ
４へ書込む（Ｓ２）。続いて第２図＋８）に示す如く第
２行目、即ち偶数行目の行単位の文字データを第２レジ
スタ５へ書込む（Ｓ３）。続いて、第１レジスタ４の内
容に基づいて水平同期信号Ｈ！ＶＣにしたがい第２図（
ｆ）に示す如く１行目の文字を表示する（Ｓ４）、行表
示完了信号発生口ｉ？ｌ）６は水平同期信号）１ ｓｖ
ｃのパルスをカウントしており、そのカウント値が１行
分の表示に予め割付けている水平同期信号Ｈ！ＶＣのパ
ルス数に相当する数値に達したとき、つまり１行分の文
字表示が完了したときに行表示完了信号ＳＡを出力して
割込み信号発生回路７へ入力する。
それにより割込み信号発生回路７は割込み信号Ｓ□を発
生してＣＰＵ １へ与える（Ｓ５）。そうするとＣＰＵ
１は第１レジスタ４の内容を第２図（ｄ）に示す如く
第３行目の文字データに書換える（Ｓ６）。続いて第２
レジスタ５の内容に基づいて水平同期信号Ｆ（ｓｙｃに
したがい第２図（ｆ）に示す如く第２行目の文字を表示
する（Ｓ７）。この第２行目の文字表示が完了すると行
表示完了信号ＳＡが割込み信号発生回路７へ入力されて
、割込み信号発生回路は第２図（ｇ）に示す割込み信号
Ｓ□を発生して（Ｓ８）ＣＰＵ １へ与える。それによ
りｃｐｕ ｔは第２レジスタ５の内容を第２図（＋１
４１に示す如く第４行目の文字データに書換える。次に
垂直同期信号ｖ ｓｙｃが入力されているか否かを判断
しく５ＩＯ） 、人力されていない場合はステップ（Ｓ
４）に戻り、第１レジスタ４の書換えておいた内容に基
づいて第２図＜ｒ）に示す如く第３行目の文字を表示し
くＳ４〉、続いて第２レジスタ５の書換えておいた内容
に基づいて第２図（ｆ）に示す如く第４行目の文字を表
示する（Ｓ７）。
生してＣＰＵ １へ与える（Ｓ５）。そうするとＣＰＵ
１は第１レジスタ４の内容を第２図（ｄ）に示す如く
第３行目の文字データに書換える（Ｓ６）。続いて第２
レジスタ５の内容に基づいて水平同期信号Ｆ（ｓｙｃに
したがい第２図（ｆ）に示す如く第２行目の文字を表示
する（Ｓ７）。この第２行目の文字表示が完了すると行
表示完了信号ＳＡが割込み信号発生回路７へ入力されて
、割込み信号発生回路は第２図（ｇ）に示す割込み信号
Ｓ□を発生して（Ｓ８）ＣＰＵ １へ与える。それによ
りｃｐｕ ｔは第２レジスタ５の内容を第２図（＋１
４１に示す如く第４行目の文字データに書換える。次に
垂直同期信号ｖ ｓｙｃが入力されているか否かを判断
しく５ＩＯ） 、人力されていない場合はステップ（Ｓ
４）に戻り、第１レジスタ４の書換えておいた内容に基
づいて第２図＜ｒ）に示す如く第３行目の文字を表示し
くＳ４〉、続いて第２レジスタ５の書換えておいた内容
に基づいて第２図（ｆ）に示す如く第４行目の文字を表
示する（Ｓ７）。
そして更に第５．第６行目の画像を表示する場合は、前
述したと同様にして第３．第４行目の表示を完了した時
点で出力する割込信号Ｓ□により、第１．第２レジスタ
４．５の内容を第５．第６行目の文字データに書換えて
前述したと同様にして第４．第５行目の文字を表示する
。またそれ以降の行の文字を表示する場合はステップ（
Ｓ４）からステ、７プ（ＳＩＯ）までの動作を繰り返す
ことになる。
述したと同様にして第３．第４行目の表示を完了した時
点で出力する割込信号Ｓ□により、第１．第２レジスタ
４．５の内容を第５．第６行目の文字データに書換えて
前述したと同様にして第４．第５行目の文字を表示する
。またそれ以降の行の文字を表示する場合はステップ（
Ｓ４）からステ、７プ（ＳＩＯ）までの動作を繰り返す
ことになる。
そして第１画面の表示が終了して第２図＋８）に示す垂
直同期信号ｖ ｓｙｃが割込み信号発生回路７へ人力さ
れると、割込み信号Ｓ１２を発生して（Ｓｌｌ）ＣＰＵ
１へ与える。それよりステップ（Ｓ２）に戻り、ｃｐ
ｕ ｉは再び第１行目の文字データを第１レジスタ４に
、第２行目の文字データを第２レジスタ５に書込んで第
２画面についても第１画面と同様の文字表示をする。そ
のようにして各画面に同様の文字を表示した後、文字表
示の指令信号が消滅するとステップ（Ｓｔ）に戻り、第
１．第２レジスタ４５の内容がクリアされる。
直同期信号ｖ ｓｙｃが割込み信号発生回路７へ人力さ
れると、割込み信号Ｓ１２を発生して（Ｓｌｌ）ＣＰＵ
１へ与える。それよりステップ（Ｓ２）に戻り、ｃｐ
ｕ ｉは再び第１行目の文字データを第１レジスタ４に
、第２行目の文字データを第２レジスタ５に書込んで第
２画面についても第１画面と同様の文字表示をする。そ
のようにして各画面に同様の文字を表示した後、文字表
示の指令信号が消滅するとステップ（Ｓｔ）に戻り、第
１．第２レジスタ４５の内容がクリアされる。
このようにして奇数行の文字データを書込んだ第１レジ
スタ４の内容に基づいて文字を表示した後に、そのレジ
スタの内容を続く奇数行の文字データに書き換え、また
偶数行の文字データを書込んだ第２レジスタ５の内容に
基づいて文字を表示した後に、そのレジスタの内容を続
く偶数行の文字データに書換えるから、２個のレジスタ
を用いて３行以上の文字を表示できることになる。
スタ４の内容に基づいて文字を表示した後に、そのレジ
スタの内容を続く奇数行の文字データに書き換え、また
偶数行の文字データを書込んだ第２レジスタ５の内容に
基づいて文字を表示した後に、そのレジスタの内容を続
く偶数行の文字データに書換えるから、２個のレジスタ
を用いて３行以上の文字を表示できることになる。
そのため、レジスタは２個以上を必要とせず、文字表示
回路が小型化し、またそのコストダウンを図ることがで
きる。
回路が小型化し、またそのコストダウンを図ることがで
きる。
以上詳述したように、本発明によれば２個のレジスタを
用いて３行以上の文字を表示することが可能になる。し
たがって、レジスタの数が少なくてすむから文字表示回
路が小型化して、コストダウンを図り得、小型で安価な
文字表示回路を提供できる優れた効果を奏する。
用いて３行以上の文字を表示することが可能になる。し
たがって、レジスタの数が少なくてすむから文字表示回
路が小型化して、コストダウンを図り得、小型で安価な
文字表示回路を提供できる優れた効果を奏する。
第１図は本発明に係る文字表示回路の回路図、第２図は
その各部信号のタイミングチャート、第３図は文字表示
回路の制御内容を示すフローチャート、第４図は従来の
文字表示回路の回路図である。 ｌ・・・ＣＰＵ ２・・・表示制御回路 ３・・・Ｃ
ＲＴ４・・・第１レジスタ ５・・・第２レジスタ６・
・・行表示完了信号発生回路 ７・・・割込み信号発生回路 なお、 図中、 同一符号は同一、 又は相当部分を 示す。
その各部信号のタイミングチャート、第３図は文字表示
回路の制御内容を示すフローチャート、第４図は従来の
文字表示回路の回路図である。 ｌ・・・ＣＰＵ ２・・・表示制御回路 ３・・・Ｃ
ＲＴ４・・・第１レジスタ ５・・・第２レジスタ６・
・・行表示完了信号発生回路 ７・・・割込み信号発生回路 なお、 図中、 同一符号は同一、 又は相当部分を 示す。
Claims (1)
- （１）表示すべき行単位の文字データをＣＰＵによりレ
ジスタへ書込み、そのレジスタの内容に基づいて画面に
文字を表示する文字表示回路において、 前記文字データを書込むべき２個のレジスタと、 前記文字データによる表示を完了した時点に割込み信号
を前記ＣＰＵへ与える割込み信号発生回路と、 前記割込み信号をＣＰＵが受付ける都度、前記レジスタ
の内容を書換えるデータ書換え手段と を備えていることを特徴とする文字表示回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180971A JPH0345993A (ja) | 1989-07-13 | 1989-07-13 | 文字表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180971A JPH0345993A (ja) | 1989-07-13 | 1989-07-13 | 文字表示回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0345993A true JPH0345993A (ja) | 1991-02-27 |
Family
ID=16092481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1180971A Pending JPH0345993A (ja) | 1989-07-13 | 1989-07-13 | 文字表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0345993A (ja) |
-
1989
- 1989-07-13 JP JP1180971A patent/JPH0345993A/ja active Pending
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