JPH06118918A - 表示信号出力回路 - Google Patents
表示信号出力回路Info
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- JPH06118918A JPH06118918A JP4269006A JP26900692A JPH06118918A JP H06118918 A JPH06118918 A JP H06118918A JP 4269006 A JP4269006 A JP 4269006A JP 26900692 A JP26900692 A JP 26900692A JP H06118918 A JPH06118918 A JP H06118918A
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Abstract
(57)【要約】
【目的】 表示信号出力回路に関し、異なった走査周期
を持つ複数のＣＲＴに同時に映像信号を出力することを
目的とする。 【構成】 映像信号を蓄積するデュアルポート表示用Ｒ
ＡＭと、前記デュアルポート表示用ＲＡＭの出力を保持
する複数個のバッファメモリと、それらの動作を制御す
る制御部とを有する表示信号出力回路であって、前記デ
ュアルポート表示用ＲＡＭから読み出したデータを複数
個の前記バッファメモリに保持し、互いに他から独立し
て数個の前記バッファメモリからデータを読み出すこと
により、異なる転送周期を持つ映像信号を並行して出力
するように構成する。
を持つ複数のＣＲＴに同時に映像信号を出力することを
目的とする。 【構成】 映像信号を蓄積するデュアルポート表示用Ｒ
ＡＭと、前記デュアルポート表示用ＲＡＭの出力を保持
する複数個のバッファメモリと、それらの動作を制御す
る制御部とを有する表示信号出力回路であって、前記デ
ュアルポート表示用ＲＡＭから読み出したデータを複数
個の前記バッファメモリに保持し、互いに他から独立し
て数個の前記バッファメモリからデータを読み出すこと
により、異なる転送周期を持つ映像信号を並行して出力
するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は表示信号出力回路に関す
る。
る。
【０００２】
【従来の技術】コンピュータグラフィック（以下ＣＧと
略する）に用いるワークステーション（以下ＷＳと略す
る）等で画像生成を行う場合、その出力結果をＷＳが持
っているディスプレイに表示するだけではなく、プレゼ
ンテーション等に用いるために、通常のＴＶに映した
り、ＶＴＲに録画したい等の要求が起きる場合がある。
略する）に用いるワークステーション（以下ＷＳと略す
る）等で画像生成を行う場合、その出力結果をＷＳが持
っているディスプレイに表示するだけではなく、プレゼ
ンテーション等に用いるために、通常のＴＶに映した
り、ＶＴＲに録画したい等の要求が起きる場合がある。
【０００３】この場合、ＷＳのディスプレイ信号の他
に、その信号とはタイミングの異なるＴＶ用の表示信
号、例えばＮＴＳＣ信号等を出力する必要がある。図７
は従来の表示信号出力回路の構成図である。図におい
て、１は制御部てあって、表示信号出力装置を制御する
ものである。２は入力部であって、映像信号をデュアル
ポート表示用ＲＡＭ3 に入力するものである。例えばシ
グナルプロセッサであってもよい。
に、その信号とはタイミングの異なるＴＶ用の表示信
号、例えばＮＴＳＣ信号等を出力する必要がある。図７
は従来の表示信号出力回路の構成図である。図におい
て、１は制御部てあって、表示信号出力装置を制御する
ものである。２は入力部であって、映像信号をデュアル
ポート表示用ＲＡＭ3 に入力するものである。例えばシ
グナルプロセッサであってもよい。
【０００４】３はデュアルポート表示用ＲＡＭであっ
て、ＲＡＭ4 とシリアルアクセスメモリ（以下ＳＡＭと
略する）5 とからなる大型集積回路である。４はＲＡＭ
であって、映像信号を蓄積するメモリである。
て、ＲＡＭ4 とシリアルアクセスメモリ（以下ＳＡＭと
略する）5 とからなる大型集積回路である。４はＲＡＭ
であって、映像信号を蓄積するメモリである。
【０００５】５はＳＡＭであって、ＲＡＭ4 の一部を複
写してシリアルに出力するシフトレジスタである。６は
表示部であって、デュアルポート表示用ＲＡＭ3 のＳＡ
Ｍ5からの出力を表示するものである。７はＲＡＭポー
トであって、ＲＡＭ4 に対する書込・読出のデータ送受
に使用する端子である。
写してシリアルに出力するシフトレジスタである。６は
表示部であって、デュアルポート表示用ＲＡＭ3 のＳＡ
Ｍ5からの出力を表示するものである。７はＲＡＭポー
トであって、ＲＡＭ4 に対する書込・読出のデータ送受
に使用する端子である。
【０００６】８はＳＡＭポートであってＳＡＭ5 に対す
る書込・読出のデータ送受に使用する端子である。AD0
〜はアドレス信号線であって、ＲＡＭ4 のアドレスを指
定するものである。CT0 〜は制御信号線であって、デュ
アルポート表示用ＲＡＭ（以下ＶＲＡＭと略する）3 に
対する動作の制御を行うものである。CLはクロック線で
あって、デュアルポート表示用ＲＡＭ3 のシフト動作の
クロックである。
る書込・読出のデータ送受に使用する端子である。AD0
〜はアドレス信号線であって、ＲＡＭ4 のアドレスを指
定するものである。CT0 〜は制御信号線であって、デュ
アルポート表示用ＲＡＭ（以下ＶＲＡＭと略する）3 に
対する動作の制御を行うものである。CLはクロック線で
あって、デュアルポート表示用ＲＡＭ3 のシフト動作の
クロックである。
【０００７】ＶＲＡＭ3 の通常の使用形態では、ＲＡＭ
ポート7 から映像信号を書込み、ＳＡＭポート8 から映
像信号を読み出す。また、ＲＡＭ4 から映像信号を読み
出すには、一旦ＲＡＭ4 からＳＡＭ5 へ転送して、それ
からＳＡＭポート8 からＳＡＭ5 の内容を読み出す。
ポート7 から映像信号を書込み、ＳＡＭポート8 から映
像信号を読み出す。また、ＲＡＭ4 から映像信号を読み
出すには、一旦ＲＡＭ4 からＳＡＭ5 へ転送して、それ
からＳＡＭポート8 からＳＡＭ5 の内容を読み出す。
【０００８】ＲＡＭ4 からＳＡＭ5 へ転送するにはブロ
ックアドレスをアドレス信号AD0 〜として、又、転送指
示を制御信号CT0 〜としてＶＲＡＭ3 に与える。転送の
所要時間は１キロビットのデータを１読出サイクル（約
２００ナノ秒）で終了する。
ックアドレスをアドレス信号AD0 〜として、又、転送指
示を制御信号CT0 〜としてＶＲＡＭ3 に与える。転送の
所要時間は１キロビットのデータを１読出サイクル（約
２００ナノ秒）で終了する。
【０００９】図の動作を説明する。まず、入力部2 から
ＲＡＭポート7 を経由してＲＡＭ4に映像信号が書き込
まれる。ＲＡＭ4 の容量は１メガビットあり一画面を格
納することができる。
ＲＡＭポート7 を経由してＲＡＭ4に映像信号が書き込
まれる。ＲＡＭ4 の容量は１メガビットあり一画面を格
納することができる。
【００１０】一画面分の映像信号が書き込まれると制御
部1 は一走査線分の映像信号をＲＡＭ4 からＳＡＭ5 へ
転送する。従って、ＲＡＭ4 への書込サイクルに対して
影響を与えることはない。
部1 は一走査線分の映像信号をＲＡＭ4 からＳＡＭ5 へ
転送する。従って、ＲＡＭ4 への書込サイクルに対して
影響を与えることはない。
【００１１】ＳＡＭ5 へ転送された一走査線分の映像信
号は制御部1 から供給されるクロック(CL)に従って逐
次、ＳＡＭポート8 から表示部6 に送出され、表示部6
は送られた映像信号を表示する。
号は制御部1 から供給されるクロック(CL)に従って逐
次、ＳＡＭポート8 から表示部6 に送出され、表示部6
は送られた映像信号を表示する。
【００１２】このようにデュアルポート表示用ＲＡＭ3
は書込用のＲＡＭポート7 と出力用のＳＡＭポート8 を
持つ。従来は、このように、ＷＳ内の画像信号を保持し
ているＶＲＡＭ3 のＳＡＭポート8 の出力から直接ＣＲ
Ｔ出力信号を生成していた。
は書込用のＲＡＭポート7 と出力用のＳＡＭポート8 を
持つ。従来は、このように、ＷＳ内の画像信号を保持し
ているＶＲＡＭ3 のＳＡＭポート8 の出力から直接ＣＲ
Ｔ出力信号を生成していた。
【００１３】しかし、その出力結果をＷＳが持っている
ディスプレイに表示するだけではなく、プレゼンテーシ
ョン等に用いるために、通常のＴＶに映したり、ＶＴＲ
に録画したい等の要求が起きる場合がある。
ディスプレイに表示するだけではなく、プレゼンテーシ
ョン等に用いるために、通常のＴＶに映したり、ＶＴＲ
に録画したい等の要求が起きる場合がある。
【００１４】この場合、ＷＳのディスプレイ信号の他
に、その信号とはタイミングの異なるＴＶ用の表示信
号、例えばＮＴＳＣ信号等を出力する必要がある。この
場合は、従来の表示信号出力装置の、ＶＲＡＭ3 を別々
の周期で別々のアドレスから読み出して、複数のＣＲＴ
出力信号を送出することが必要になる。
に、その信号とはタイミングの異なるＴＶ用の表示信
号、例えばＮＴＳＣ信号等を出力する必要がある。この
場合は、従来の表示信号出力装置の、ＶＲＡＭ3 を別々
の周期で別々のアドレスから読み出して、複数のＣＲＴ
出力信号を送出することが必要になる。
【００１５】
【発明が解決しようとする課題】しかし、ＶＲＡＭ3
の、ＳＡＭ5 は一度に一つの走査線の映像信号（ブロッ
クアドレスに相当する）しか格納することができないの
で、異なった走査周期を持つ複数のＣＲＴに同時に映像
信号を出力できないという問題が生じてきた。
の、ＳＡＭ5 は一度に一つの走査線の映像信号（ブロッ
クアドレスに相当する）しか格納することができないの
で、異なった走査周期を持つ複数のＣＲＴに同時に映像
信号を出力できないという問題が生じてきた。
【００１６】本発明はこのような点にかんがみて、同時
に異なるタイミングを持つＣＲＴ信号を出力することを
目的とする。
に異なるタイミングを持つＣＲＴ信号を出力することを
目的とする。
【００１７】
【課題を解決するための手段】上記の課題は下記の如く
に構成された表示信号出力回路によって解決される。図
１は、本発明の原理図である。
に構成された表示信号出力回路によって解決される。図
１は、本発明の原理図である。
【００１８】映像信号を蓄積するデュアルポート表示用
ＲＡＭ3 と、前記デュアルポート表示用ＲＡＭ3 の出力
を保持する複数個のバッファメモリ20と、それらの動作
を制御する制御部10とを有する表示信号出力回路であっ
て、前記デュアルポート表示用ＲＡＭ3 から読み出した
データを複数個の前記バッファメモリ20に保持し、互い
に他から独立して数個の前記バッファメモリ20からデー
タを読み出すことにより、異なる転送周期を持つ映像信
号を並行して出力するように構成する。
ＲＡＭ3 と、前記デュアルポート表示用ＲＡＭ3 の出力
を保持する複数個のバッファメモリ20と、それらの動作
を制御する制御部10とを有する表示信号出力回路であっ
て、前記デュアルポート表示用ＲＡＭ3 から読み出した
データを複数個の前記バッファメモリ20に保持し、互い
に他から独立して数個の前記バッファメモリ20からデー
タを読み出すことにより、異なる転送周期を持つ映像信
号を並行して出力するように構成する。
【００１９】
【作用】制御部10の制御に従い、映像信号が蓄積されて
いるデュアルポート表示用ＲＡＭ3 から読み出した一走
査線に相当する映像信号を複数個の前記バッファメモリ
20に各々保持し、互いに他から独立して表示に必要な速
度で前記バッファメモリ20から映像信号を読み出す。
いるデュアルポート表示用ＲＡＭ3 から読み出した一走
査線に相当する映像信号を複数個の前記バッファメモリ
20に各々保持し、互いに他から独立して表示に必要な速
度で前記バッファメモリ20から映像信号を読み出す。
【００２０】従って、デュアルポート表示用ＲＡＭ3 の
ＳＡＭポートのデータを競合して読み出す必要がない。
ＳＡＭポートのデータを競合して読み出す必要がない。
【００２１】
【実施例】図２は本発明の一実施例の構成図である。こ
の構成では高速動作を目的としてバッファメモリを二重
化するデュアルバッファ構成を採用する。
の構成では高速動作を目的としてバッファメモリを二重
化するデュアルバッファ構成を採用する。
【００２２】図において、２１，２２，２３，２４はバ
ッファメモリであって、映像信号を一走査線分保持する
ものである。１１，１２は切替回路であって、二重化し
たバッファメモリの出力を走査周期毎に切り替えること
によって、表示中のバッファメモリと次の走査線のため
の書込みを機能分担して高速化するものである。
ッファメモリであって、映像信号を一走査線分保持する
ものである。１１，１２は切替回路であって、二重化し
たバッファメモリの出力を走査周期毎に切り替えること
によって、表示中のバッファメモリと次の走査線のため
の書込みを機能分担して高速化するものである。
【００２３】５１は高解像度制御部であって、高解像度
表示部61の表示を制御するものである。６１は高解像度
表示部であって、高解像度で1280×1024の画素を持つＷ
Ｓの表示装置である。
表示部61の表示を制御するものである。６１は高解像度
表示部であって、高解像度で1280×1024の画素を持つＷ
Ｓの表示装置である。
【００２４】５２は低解像度制御部であって、低解像度
表示部62の表示を制御するものである。６２は低解像度
表示部であって、640 ×480 の画素を持つＮＴＳＣ用の
信号（低解像度信号）で表示を行う装置である。
表示部62の表示を制御するものである。６２は低解像度
表示部であって、640 ×480 の画素を持つＮＴＳＣ用の
信号（低解像度信号）で表示を行う装置である。
【００２５】転送要求信号HRQ は高解像度制御部51が映
像信号の転送を制御部10に要求する信号であり、転送要
求信号LRQ は低解像度制御部52が映像信号の転送を制御
部10に要求する信号である。その他、図７と同一符号の
物は同一物である。
像信号の転送を制御部10に要求する信号であり、転送要
求信号LRQ は低解像度制御部52が映像信号の転送を制御
部10に要求する信号である。その他、図７と同一符号の
物は同一物である。
【００２６】図３は、制御信号のタイムチャートであっ
て、高解像度制御部51及び低解像度制御部52から制御部
10に出力される制御信号のタイミングを示すものであ
る。HSYNC(H)、HSYNC(L)はそれぞれ高解像度制御部51及
び低解像度制御部52における水平同期信号を示してお
り、VBLANK(H), VBLANK(L)はそれぞれ高解像度制御部51
及び低解像度制御部52における垂直帰線期間信号を表し
ている。
て、高解像度制御部51及び低解像度制御部52から制御部
10に出力される制御信号のタイミングを示すものであ
る。HSYNC(H)、HSYNC(L)はそれぞれ高解像度制御部51及
び低解像度制御部52における水平同期信号を示してお
り、VBLANK(H), VBLANK(L)はそれぞれ高解像度制御部51
及び低解像度制御部52における垂直帰線期間信号を表し
ている。
【００２７】HSYNC(H)は13.945マイクロ秒ごとに発生
し、HSYNC(L)は63.5 マイクロ秒ごとに発生する。VBLA
NKが低レベルの時に表示が行われる。また、制御部10に
入力されるこのVBLANKは、実際に画像が表示されるタイ
ミングより１水平走査期間だけ前に低レベルになるもの
とする。先行して映像信号を読み出すためである。
し、HSYNC(L)は63.5 マイクロ秒ごとに発生する。VBLA
NKが低レベルの時に表示が行われる。また、制御部10に
入力されるこのVBLANKは、実際に画像が表示されるタイ
ミングより１水平走査期間だけ前に低レベルになるもの
とする。先行して映像信号を読み出すためである。
【００２８】図４は表示信号の読出サイクルタイムチャ
ート（その１）である。図３のの時点での動作であ
り、高解像度制御部51、高解像度表示部61のみ動作する
場合である。
ート（その１）である。図３のの時点での動作であ
り、高解像度制御部51、高解像度表示部61のみ動作する
場合である。
【００２９】以下の動作は制御部10が行うものである。
HSYNC(H) (図の(a))が高レベルでかつ、VBLANK(H)(図の
(b))が低レベルになるタイミングであって、高解像度制
御部51が転送要求信号HRQ(図の(c))を出しているタイミ
ングを捉える。図３では、のタイミングがこれに当た
る。
HSYNC(H) (図の(a))が高レベルでかつ、VBLANK(H)(図の
(b))が低レベルになるタイミングであって、高解像度制
御部51が転送要求信号HRQ(図の(c))を出しているタイミ
ングを捉える。図３では、のタイミングがこれに当た
る。
【００３０】次に、ＶＲＡＭ3 に高解像度制御部51が必
要とする走査線に対応するブロックアドレスを与えて、
転送サイクル( 図の(d))を行わせ、所定の表示行の映像
データをＲＡＭ4 からＳＡＭ5 に転送する。
要とする走査線に対応するブロックアドレスを与えて、
転送サイクル( 図の(d))を行わせ、所定の表示行の映像
データをＲＡＭ4 からＳＡＭ5 に転送する。
【００３１】そしてＳＡＭポートから読み出したデータ
をバッファメモリ21に転送する( 図の(e))。転送要求信
号HRQ は転送が完了すると制御部10からの完了通知信号
によってリセットされる。
をバッファメモリ21に転送する( 図の(e))。転送要求信
号HRQ は転送が完了すると制御部10からの完了通知信号
によってリセットされる。
【００３２】転送時間は、１ＭビットＶＲＡＭの場合、
２５６個のデータを30ナノ秒のクロックで転送すると7.
68マイクロ秒であるので、１水平走査期間の時間で間に
合う。のタイミングではバッファメモリ21の映像信号
を高解像度表示部61に送ることにより、所定の行を表示
する( 図の(f))。
２５６個のデータを30ナノ秒のクロックで転送すると7.
68マイクロ秒であるので、１水平走査期間の時間で間に
合う。のタイミングではバッファメモリ21の映像信号
を高解像度表示部61に送ることにより、所定の行を表示
する( 図の(f))。
【００３３】同時に次の表示行の映像データをＳＡＭポ
ートからバッファメモリ22に転送する。そして同様に高
解像度表示部61に表示する。このようにバッファメモリ
21,22 を交互に用いて転送を行うことにより、高解像度
表示部61に画像を表示していく。
ートからバッファメモリ22に転送する。そして同様に高
解像度表示部61に表示する。このようにバッファメモリ
21,22 を交互に用いて転送を行うことにより、高解像度
表示部61に画像を表示していく。
【００３４】のタイミングでは、低解像度表示部62の
HSYNC(L)が高レベル、VBLANK(L) が低レベルになり、低
解像度制御部52も映像信号の転送が必要となる。ここ
で、低解像度側は映像信号の転送を二回に分割して高解
像度側の待ち時間を短縮するためのスプリット転送を行
う。
HSYNC(L)が高レベル、VBLANK(L) が低レベルになり、低
解像度制御部52も映像信号の転送が必要となる。ここ
で、低解像度側は映像信号の転送を二回に分割して高解
像度側の待ち時間を短縮するためのスプリット転送を行
う。
【００３５】図５は表示信号の読出サイクルタイムチャ
ート（その２）である。図に従ってこのときの動作を説
明する。まず、タイミングで高解像度制御部51の転送
要求信号HRQ(図の(c))が低解像度制御部52の転送要求信
号LRQ(図の(i))より先に発生して、ＳＡＭポートからバ
ッファメモリ22への転送( 図の(d))が行われる。
ート（その２）である。図に従ってこのときの動作を説
明する。まず、タイミングで高解像度制御部51の転送
要求信号HRQ(図の(c))が低解像度制御部52の転送要求信
号LRQ(図の(i))より先に発生して、ＳＡＭポートからバ
ッファメモリ22への転送( 図の(d))が行われる。
【００３６】この高解像度制御部51の転送が終了する
と、次に低解像度制御部52の転送要求信号LRQ がタイミ
ングt1で発生する。すなわち、ＶＲＡＭ3 にスプリット
転送の前半サイクルを行わせ、まず、表示行のデータを
ＲＡＭ4 からＳＡＭ5 に送り、ＳＡＭポートのデータを
前半分だけバッファメモリ23に転送する( タイミングS
2) 。
と、次に低解像度制御部52の転送要求信号LRQ がタイミ
ングt1で発生する。すなわち、ＶＲＡＭ3 にスプリット
転送の前半サイクルを行わせ、まず、表示行のデータを
ＲＡＭ4 からＳＡＭ5 に送り、ＳＡＭポートのデータを
前半分だけバッファメモリ23に転送する( タイミングS
2) 。
【００３７】この場合のＳＡＭポートからバッファメモ
リ23への転送時間は、スプリット転送を用いるので、高
解像度側の転送時間の半分の3.84マイクロ秒で行われ
る。この低解像度側の転送の途中にのタイミングに入
るので、高解像度側の転送をする必要があるが、この高
解像度側の転送は低解像度側の転送が終了するまで待た
される( タイミングS3) 。
リ23への転送時間は、スプリット転送を用いるので、高
解像度側の転送時間の半分の3.84マイクロ秒で行われ
る。この低解像度側の転送の途中にのタイミングに入
るので、高解像度側の転送をする必要があるが、この高
解像度側の転送は低解像度側の転送が終了するまで待た
される( タイミングS3) 。
【００３８】このように、高解像度側の１水平走査期間
のサイクルが短いので、低解像度側はスプリット転送を
行うようにしてある。低解像度側の前半の転送が終了し
た後、図５にしめすの高解像度側の転送が起き、それ
が終わると、低解像度側の残り後半の転送要求が起きる
( タイミングS3) 。
のサイクルが短いので、低解像度側はスプリット転送を
行うようにしてある。低解像度側の前半の転送が終了し
た後、図５にしめすの高解像度側の転送が起き、それ
が終わると、低解像度側の残り後半の転送要求が起きる
( タイミングS3) 。
【００３９】タイミングS3で低解像度側の残り後半の転
送要求が発生すると、これまでと同様に制御部10から前
半と同一のブロックアドレス及び制御信号がＶＲＡＭ3
に与えられ、ＶＲＡＭ3 は表示行のデータをＲＡＭ4 か
らＳＡＭ5 に送り、ＳＡＭポートから後半のデータをバ
ッファメモリ23に転送する。
送要求が発生すると、これまでと同様に制御部10から前
半と同一のブロックアドレス及び制御信号がＶＲＡＭ3
に与えられ、ＶＲＡＭ3 は表示行のデータをＲＡＭ4 か
らＳＡＭ5 に送り、ＳＡＭポートから後半のデータをバ
ッファメモリ23に転送する。
【００４０】このバッファメモリ23の映像信号はS4のタ
イミングで低解像度表示部62へ送り出される。図６は表
示信号の読出サイクルタイムチャート（その３）であ
る。
イミングで低解像度表示部62へ送り出される。図６は表
示信号の読出サイクルタイムチャート（その３）であ
る。
【００４１】また、図３のタイミングS8では、高解像度
側の転送中に低解像度側の転送要求信号LRQ(図６の(i))
が来るが、この転送要求は、高解像度側の転送終了 (図
６のタイミングS5）まで待たされる。
側の転送中に低解像度側の転送要求信号LRQ(図６の(i))
が来るが、この転送要求は、高解像度側の転送終了 (図
６のタイミングS5）まで待たされる。
【００４２】高解像度側の転送が終わると、低解像度側
の前半の転送が行われる。前半の転送後、高解像度側か
らの転送要求が無いので、低解像度側の後半の転送が続
けて起きる( タイミングS6) 。
の前半の転送が行われる。前半の転送後、高解像度側か
らの転送要求が無いので、低解像度側の後半の転送が続
けて起きる( タイミングS6) 。
【００４３】この後半の転送中にタイミングS9に入るの
で、高解像度側の転送要求信号HRQ(図６の(i))が来る
が、この要求は低解像度側の後半の映像データのＳＡＭ
ポートからバッファメモリ23に転送終了( タイミングS
7) 後に受け付けられる。
で、高解像度側の転送要求信号HRQ(図６の(i))が来る
が、この要求は低解像度側の後半の映像データのＳＡＭ
ポートからバッファメモリ23に転送終了( タイミングS
7) 後に受け付けられる。
【００４４】このように転送要求信号HRQ が受け付けら
れるまで、図にしめす時間t2だけ信号が延長する。この
ように、高解像度側と低解像度側の転送を制御回路で調
停することにより、異なる解像度を持つ高解像度表示部
61の映像信号と低解像度表示部62の映像信号を同時に生
成することができる。
れるまで、図にしめす時間t2だけ信号が延長する。この
ように、高解像度側と低解像度側の転送を制御回路で調
停することにより、異なる解像度を持つ高解像度表示部
61の映像信号と低解像度表示部62の映像信号を同時に生
成することができる。
【００４５】本実施例では、２つの高解像度表示部と低
解像度表示部の信号を同時に生成する場合について説明
したが、バッファメモリを複数設ければ、複数個の映像
信号を同時に生成することも可能である。
解像度表示部の信号を同時に生成する場合について説明
したが、バッファメモリを複数設ければ、複数個の映像
信号を同時に生成することも可能である。
【００４６】
【発明の効果】以上説明したように本発明によれば、異
なる解像度を持つＣＲＴ用の信号を同時に複数個出力す
ることができるので、プレゼンテーション等に用いられ
るマルチＣＲＴシステムを容易に構築することができ
る。
なる解像度を持つＣＲＴ用の信号を同時に複数個出力す
ることができるので、プレゼンテーション等に用いられ
るマルチＣＲＴシステムを容易に構築することができ
る。
【図１】 本発明の原理図
【図２】 本発明の実施例の構成図
【図３】 制御信号のタイムチャート
【図４】 表示信号の読出サイクルタイムチャート（そ
の１）
の１）
【図５】 表示信号の読出サイクルタイムチャート（そ
の２）
の２）
【図６】 表示信号の読出サイクルタイムチャート（そ
の３）
の３）
【図７】 従来の表示信号出力回路の構成図
１ 制御部 ２ 入力部 ３ ＶＲＡＭ ４ ＲＡＭ ５ ＳＡＭ ６ 表示部 ７ ＲＡＭポート ８ ＳＡＭポート １０ 制御部 １１、１２ 切替
回路 ２０，２１，２２，２３，２４ バッファメモリ ５１ 高解像度制御部 ５２ 低解像度制
御部 ６１ 高解像度表示部 ６２ 低解像度表
示部
回路 ２０，２１，２２，２３，２４ バッファメモリ ５１ 高解像度制御部 ５２ 低解像度制
御部 ６１ 高解像度表示部 ６２ 低解像度表
示部
Claims (1)
- 【請求項１】 映像信号を蓄積するデュアルポート表示
用ＲＡＭ(3) と、前記デュアルポート表示用ＲＡＭ(3)
の出力を保持する複数個のバッファメモリ(20)と、それ
らの動作を制御する制御部(10)とを有する表示信号出力
回路であって、 前記デュアルポート表示用ＲＡＭ(3) から読み出したデ
ータを複数個の前記バッファメモリ(20)に保持し、互い
に他から独立して数個の前記バッファメモリ(20)からデ
ータを読み出すことにより、異なる転送周期を持つ映像
信号を並行して出力することを特徴とする表示信号出力
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4269006A JPH06118918A (ja) | 1992-10-08 | 1992-10-08 | 表示信号出力回路 |
| US08/584,156 US5610630A (en) | 1991-11-28 | 1996-01-11 | Graphic display control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4269006A JPH06118918A (ja) | 1992-10-08 | 1992-10-08 | 表示信号出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06118918A true JPH06118918A (ja) | 1994-04-28 |
Family
ID=17466357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4269006A Withdrawn JPH06118918A (ja) | 1991-11-28 | 1992-10-08 | 表示信号出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06118918A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4886274A (en) * | 1987-11-24 | 1989-12-12 | Young Go Park | Portable practicing putting green |
| WO2015173954A1 (ja) * | 2014-05-16 | 2015-11-19 | 富士通株式会社 | 描画装置、描画方法及び描画用コンピュータプログラム |
-
1992
- 1992-10-08 JP JP4269006A patent/JPH06118918A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4886274A (en) * | 1987-11-24 | 1989-12-12 | Young Go Park | Portable practicing putting green |
| WO2015173954A1 (ja) * | 2014-05-16 | 2015-11-19 | 富士通株式会社 | 描画装置、描画方法及び描画用コンピュータプログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |