JPH0346191A - データ記憶回路 - Google Patents
データ記憶回路Info
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- JPH0346191A JPH0346191A JP1182041A JP18204189A JPH0346191A JP H0346191 A JPH0346191 A JP H0346191A JP 1182041 A JP1182041 A JP 1182041A JP 18204189 A JP18204189 A JP 18204189A JP H0346191 A JPH0346191 A JP H0346191A
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- 238000013500 data storage Methods 0.000 title claims description 52
- 239000011159 matrix material Substances 0.000 claims description 8
- 238000000034 method Methods 0.000 abstract description 4
- 239000000872 buffer Substances 0.000 description 11
- 230000002457 bidirectional effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000010365 information processing Effects 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アドレス入力によってデータ記憶素子部をラ
ンダムにアクセスすることが可能なデータ記憶回路に利
用する。
ンダムにアクセスすることが可能なデータ記憶回路に利
用する。
本発明は、アドレス入力によってデータ記憶素子部をラ
ンダムにアクセス可能なデータ記憶回路において、 複数列または複数行を任意に切り替えて同時アクセス可
能とすることにより、 並列人力データおよび直列入力データ双方を簡単かつ短
時間に処理できるようにしたものである。
ンダムにアクセス可能なデータ記憶回路において、 複数列または複数行を任意に切り替えて同時アクセス可
能とすることにより、 並列人力データおよび直列入力データ双方を簡単かつ短
時間に処理できるようにしたものである。
中央処理回路を備えた情報処理装置では、その情報処理
動作に必要となるデータ、およびその情報処理動作の結
果生成されたデータ等を記憶するために、データ記憶回
路が必要となる。従来、この種のデータ記憶回路では、
１ビツト（０または１）のデーターを記憶することが可
能なデータ記憶素子を複数個備え、それら複数個のデー
タ記憶素子を行列状に構成し、その行列構成のデータ記
憶素子群を行アドレス入力と列アドレス入力とを組み合
わせてアドレス指定することによって、各データ記憶素
子をランダムにアクセス（書き込み動作、読み出し動作
〉することが可能となる構成がとれらている。
動作に必要となるデータ、およびその情報処理動作の結
果生成されたデータ等を記憶するために、データ記憶回
路が必要となる。従来、この種のデータ記憶回路では、
１ビツト（０または１）のデーターを記憶することが可
能なデータ記憶素子を複数個備え、それら複数個のデー
タ記憶素子を行列状に構成し、その行列構成のデータ記
憶素子群を行アドレス入力と列アドレス入力とを組み合
わせてアドレス指定することによって、各データ記憶素
子をランダムにアクセス（書き込み動作、読み出し動作
〉することが可能となる構成がとれらている。
さらに、前記中央処理回路のデータ人出力バスが、通常
、複数ビット（例えば、４ビツト、８ビツト、１６ビツ
ト等〉並列構成となっているために、通常、前記行列構
成のデータ記憶素子群の列アクセス部に、複数列（例え
ば、４列、８列、１６列等〉を同時に列アクセス可能な
手段を備えさせることにより、任意の行アドレス入力・
列アドレス入力によるデータ記憶素子のアクセスを複数
個同時に行うことが可能となる構成をとり、前記中央処
理回路と前記データ記憶回路と間のバス接続が複数ビッ
ト並列同時に実行可能となるように構成されている。
、複数ビット（例えば、４ビツト、８ビツト、１６ビツ
ト等〉並列構成となっているために、通常、前記行列構
成のデータ記憶素子群の列アクセス部に、複数列（例え
ば、４列、８列、１６列等〉を同時に列アクセス可能な
手段を備えさせることにより、任意の行アドレス入力・
列アドレス入力によるデータ記憶素子のアクセスを複数
個同時に行うことが可能となる構成をとり、前記中央処
理回路と前記データ記憶回路と間のバス接続が複数ビッ
ト並列同時に実行可能となるように構成されている。
前述した従来のデータ記憶回路では、複数ビット並列同
時にアクセス可能なデータ記憶素子群が、前記行列構成
の内、列方向のデータ記憶素子群にのみ限られていたた
めに、列データ記憶素子群をアクセス時にのみ、複数ビ
ット並列同時アクセスが可能となっていた。数値演算や
、並列入出力データアクセス等の場合には、前記複数ビ
ット並列同時アクセスが有効である。
時にアクセス可能なデータ記憶素子群が、前記行列構成
の内、列方向のデータ記憶素子群にのみ限られていたた
めに、列データ記憶素子群をアクセス時にのみ、複数ビ
ット並列同時アクセスが可能となっていた。数値演算や
、並列入出力データアクセス等の場合には、前記複数ビ
ット並列同時アクセスが有効である。
一方、直列入出力データをアクセスする場合には、通常
、それら直列データを行方向の並びとして、前記データ
記憶回路（行列構成のデータ記憶素子群）内に記憶して
おき、中央処理回路において処理する場合には、それら
のデータを１ビツトずつ順々に処理を実行するか、ある
いは、それら行方向の並びを−直列方向のならびに変換
した後に処理を実行する必要がある。そのため、直列入
出力データをアクセスする場合には、並列入出力データ
をアクセスする場合に比べ、処理時間が多くかかってし
まい、さらにその処理が煩雑になってしまう欠点があっ
た。
、それら直列データを行方向の並びとして、前記データ
記憶回路（行列構成のデータ記憶素子群）内に記憶して
おき、中央処理回路において処理する場合には、それら
のデータを１ビツトずつ順々に処理を実行するか、ある
いは、それら行方向の並びを−直列方向のならびに変換
した後に処理を実行する必要がある。そのため、直列入
出力データをアクセスする場合には、並列入出力データ
をアクセスする場合に比べ、処理時間が多くかかってし
まい、さらにその処理が煩雑になってしまう欠点があっ
た。
本発明の目的は、前記の欠点を除去することにより、並
列入力データのみならず直列入出力データも、簡単かつ
短時間に処理できるデータ記憶回路を提供することにあ
る。
列入力データのみならず直列入出力データも、簡単かつ
短時間に処理できるデータ記憶回路を提供することにあ
る。
本発明は、行列状に配置された複数のデータ記憶素子部
と、行アドレス入力および列アドレス入力により各デー
タ記憶素子部をランダムにアクセスするアクセス手段と
を備えたデータ記憶回路において、前記アクセス手段は
、複数列を同時にアクセス可能な複数列同時アクセス手
段と、複数行を同時にアクセス可能な複数行同時アクセ
ス手段と、前記複数列同時アクセス手段と前記複数行同
時アクセス手段とを外部からの制御信号により任意に切
り替える切替え手段とを含むことを特徴とする。
と、行アドレス入力および列アドレス入力により各デー
タ記憶素子部をランダムにアクセスするアクセス手段と
を備えたデータ記憶回路において、前記アクセス手段は
、複数列を同時にアクセス可能な複数列同時アクセス手
段と、複数行を同時にアクセス可能な複数行同時アクセ
ス手段と、前記複数列同時アクセス手段と前記複数行同
時アクセス手段とを外部からの制御信号により任意に切
り替える切替え手段とを含むことを特徴とする。
複数列同時アクセス手段の外に複数行同時アクセス手段
を含み、制御手段は外部からの制御信号により両手段の
切り替えを行う。
を含み、制御手段は外部からの制御信号により両手段の
切り替えを行う。
従って、直列入力データについても並列人力データと同
様に簡単かつ短時間に処理することが可能となる。
様に簡単かつ短時間に処理することが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック構成図および
第２図はそのデータ記憶素子部の要部の回路図である。
第２図はそのデータ記憶素子部の要部の回路図である。
なお、本実施例は、説明を簡単にするために、データ記
憶素子部の行列構成は４行４列とし、また同時アクセス
可能なデータ記憶素子部の数は二つ（２ビツト）とする
。すなわち、本実施例は、３ビツトのアドレス入力バス
と２ビツトのデータ入力バスとを有することになる。
憶素子部の行列構成は４行４列とし、また同時アクセス
可能なデータ記憶素子部の数は二つ（２ビツト）とする
。すなわち、本実施例は、３ビツトのアドレス入力バス
と２ビツトのデータ入力バスとを有することになる。
第１図によると、本実施例は、４行４列の行列状に配置
された１６個のデータ記憶素子部１０１〜１１６と、行
アドレス入力および列アドレス入力により各データ記憶
素子部１０１〜１１６をランダムにアクセスするアクセ
ス手段とを備えたデータ記憶回路において、 前記アクセス手段は、本発明の特徴とするところの、２
列を同時にアクセス可能な複数列同時アクセス手段とし
てのアドレス人力デコーダ１１および１２と、２行を同
時にアクセス可能な複数行同時アクセス手段としてのア
ドレス入力デコーダ２１および２２と、前記複数列同時
アクセス手段と前記複数行同時アクセス手段を外部から
の制御信号としての列アクセス７行アクセス選択信号（
ＣＥ／ＲＥ）により任意に切り替える切替え手段として
のセレクタ１および２とを含み、さらに、３ステート出
力の双方向バッファ１３および１４とインバータ３とを
含んでいる。
された１６個のデータ記憶素子部１０１〜１１６と、行
アドレス入力および列アドレス入力により各データ記憶
素子部１０１〜１１６をランダムにアクセスするアクセ
ス手段とを備えたデータ記憶回路において、 前記アクセス手段は、本発明の特徴とするところの、２
列を同時にアクセス可能な複数列同時アクセス手段とし
てのアドレス人力デコーダ１１および１２と、２行を同
時にアクセス可能な複数行同時アクセス手段としてのア
ドレス入力デコーダ２１および２２と、前記複数列同時
アクセス手段と前記複数行同時アクセス手段を外部から
の制御信号としての列アクセス７行アクセス選択信号（
ＣＥ／ＲＥ）により任意に切り替える切替え手段として
のセレクタ１および２とを含み、さらに、３ステート出
力の双方向バッファ１３および１４とインバータ３とを
含んでいる。
また、第２図によると、データ記憶素子部１０１〜１１
６は、ナントゲート回路３１〜３７、インバータ３８お
よび３９、フリップフロップ４０．ならびに３ステート
バツフア４１〜４５を含んでいる。
６は、ナントゲート回路３１〜３７、インバータ３８お
よび３９、フリップフロップ４０．ならびに３ステート
バツフア４１〜４５を含んでいる。
次に、′本実施例の動作について説明する。
アドレス人力ＡＯ〜Ａ２は、アドレス入力デコーダ１１
．１２．２１および２２へ人力され、アドレスデコード
された後に、その出力がセレクタｌおよび２へ人力され
る。セレクタｌおよび２は、列アクセス７行アクセス選
択信号（ＣＥ／ＲＥ）によって選択される側の信号を、
行アドレス指定信号ＲＯ〜Ｒ３と、列アドレス指定信号
ＣＯ〜Ｃ３として供給する。データ記憶素子部１０１〜
１１６の各々は、行アドレス指定信号ＲＯ〜Ｒ３と列ア
ドレス指定信号ＣＯ〜Ｃ３とを入力し、行アドレス指定
と列アドレス指定の両方が有効状態となったデータ記憶
素子部１０が、有効状態となり、列データ入出力バスＤ
Ｃ，〜ＤＣ３、あるいは行データ入出力バスＤＲ，〜Ｄ
Ｒ，を通して、データの読み出しおよび書き込みが可能
となる。
．１２．２１および２２へ人力され、アドレスデコード
された後に、その出力がセレクタｌおよび２へ人力され
る。セレクタｌおよび２は、列アクセス７行アクセス選
択信号（ＣＥ／ＲＥ）によって選択される側の信号を、
行アドレス指定信号ＲＯ〜Ｒ３と、列アドレス指定信号
ＣＯ〜Ｃ３として供給する。データ記憶素子部１０１〜
１１６の各々は、行アドレス指定信号ＲＯ〜Ｒ３と列ア
ドレス指定信号ＣＯ〜Ｃ３とを入力し、行アドレス指定
と列アドレス指定の両方が有効状態となったデータ記憶
素子部１０が、有効状態となり、列データ入出力バスＤ
Ｃ，〜ＤＣ３、あるいは行データ入出力バスＤＲ，〜Ｄ
Ｒ，を通して、データの読み出しおよび書き込みが可能
となる。
データ記憶素子部１０１〜１１６の各々に接続される列
データ入出力バスＤ Ｃｏ ”＝ Ｄ Ｃ、と行データ
入出力バスＤＲ，〜Ｄ Ｒ３とは、それぞれ、Ｄ Ｃ。
データ入出力バスＤ Ｃｏ ”＝ Ｄ Ｃ、と行データ
入出力バスＤＲ，〜Ｄ Ｒ３とは、それぞれ、Ｄ Ｃ。
とＤＣ２、ＤＣ＋ 、とＤ Ｃ３がさらに接続された後
に双方向バッファ１３に、Ｄ ＲｏとＤＲ２、ＤＲとＤ
Ｒ，がさらに接続された後に双方向バッファ２３に接続
され、列アクセス７行アクセス選択信号（ＣＥ／ＲＥ）
によって選択された側の双方向バッファが有効となって
、データ入出力バスＤＯおよびＤｌに接続される。
に双方向バッファ１３に、Ｄ ＲｏとＤＲ２、ＤＲとＤ
Ｒ，がさらに接続された後に双方向バッファ２３に接続
され、列アクセス７行アクセス選択信号（ＣＥ／ＲＥ）
によって選択された側の双方向バッファが有効となって
、データ入出力バスＤＯおよびＤｌに接続される。
次に、本実施例のデータ記憶回路におけるデータの読み
出し・書き込み動作について説明する。
出し・書き込み動作について説明する。
まず、列アクセス時の動作について説明する。
列アクセス時には、列アクセス７行アクセス選択信号（
ＣＥ／ＲＥ）が列アクセスを選択しており、アドレス入
力は、アドレス入力デコーダ１１および１２が有効とさ
れて、それぞれ行アドレス指定信号ＲＯ〜Ｒ３および列
アドレス指定信号ＣＯ〜Ｃ３に接続される。また、列デ
ータ入出力バスＤＣ。
ＣＥ／ＲＥ）が列アクセスを選択しており、アドレス入
力は、アドレス入力デコーダ１１および１２が有効とさ
れて、それぞれ行アドレス指定信号ＲＯ〜Ｒ３および列
アドレス指定信号ＣＯ〜Ｃ３に接続される。また、列デ
ータ入出力バスＤＣ。
〜ＤＣ，と、双方向バッファ１３とが有効とされて、デ
ータ入出力バスＤＯおよびＤｌに接続される。
ータ入出力バスＤＯおよびＤｌに接続される。
この状態において、アドレス入力
ＡＯ＝０、Ａ１＝０、Ａ２＝０
が指定されると、行アドレス指定信号ＲＯと列アドレス
指定信号ＣＯおよびＣｔが有効とされ、データ記憶素子
１０１および１０５へのアクセスが可能となり、データ
入出力バスＤＯおよびＤｌと、双方向バッファ１３と、
列データ入出力バスＤＣ６およびＤＣ，とを通して、デ
ータ記憶素子１０１および１０５へのデータの書き込み
と、データ記憶素子１０１および１０５からのデータの
読み出しが可能となる。この動作は、アドレス人力の値
を変えることによって、その他のどのデータ記憶素子群
（１０１・１０６ペア、１０３ ・１０７ペア、１０
４ ・１０ｇベア、１０９ ・１１３ベア、１１０
・１１４ベア、１１１ −１１５ベア、１１２ ・
１１６ペア）に対しても適用でき、ランダムにどのデー
タ記憶素子もアクセスすることができる。
指定信号ＣＯおよびＣｔが有効とされ、データ記憶素子
１０１および１０５へのアクセスが可能となり、データ
入出力バスＤＯおよびＤｌと、双方向バッファ１３と、
列データ入出力バスＤＣ６およびＤＣ，とを通して、デ
ータ記憶素子１０１および１０５へのデータの書き込み
と、データ記憶素子１０１および１０５からのデータの
読み出しが可能となる。この動作は、アドレス人力の値
を変えることによって、その他のどのデータ記憶素子群
（１０１・１０６ペア、１０３ ・１０７ペア、１０
４ ・１０ｇベア、１０９ ・１１３ベア、１１０
・１１４ベア、１１１ −１１５ベア、１１２ ・
１１６ペア）に対しても適用でき、ランダムにどのデー
タ記憶素子もアクセスすることができる。
次に、行アクセス時の動作について説明する。
行アクセス時には、列アクセス７行アクセス選択信号（
ＣＥ／ＲＥ）が行アクセスを選択しており、アドレス入
力は、アドレス入力デコーダ２１および２２が有効とさ
れて、それぞれ行アドレス指定信号ＲＯ〜Ｒ３と、列ア
ドレス指定信号ＣＯ〜Ｃ３とに接続される。また、行デ
ータ入出力バスＤＲ。
ＣＥ／ＲＥ）が行アクセスを選択しており、アドレス入
力は、アドレス入力デコーダ２１および２２が有効とさ
れて、それぞれ行アドレス指定信号ＲＯ〜Ｒ３と、列ア
ドレス指定信号ＣＯ〜Ｃ３とに接続される。また、行デ
ータ入出力バスＤＲ。
〜ＤＲ３と、双方向バッファ１４とが有効とされて、デ
ータ入出力バスＤＯおよびＤｌに接続される。
ータ入出力バスＤＯおよびＤｌに接続される。
この状態において、アドレス入力
ＡＯ＝０、Ａ１＝０、Ａ２＝０
が指定されると、行アドレス指定信号ＲＯおよびＲ１と
列アドレス指定信号ＣＯとが有効とされ、データ記憶素
子１０１および１０２へのアクセスが可能となり、デー
タ入出力バスＤＯおよびＤｌ、双方向バッファ１４なら
びに行データ入出力バスＤＲ。
列アドレス指定信号ＣＯとが有効とされ、データ記憶素
子１０１および１０２へのアクセスが可能となり、デー
タ入出力バスＤＯおよびＤｌ、双方向バッファ１４なら
びに行データ入出力バスＤＲ。
およびＤ Ｒｒ とを通して、データ記憶素子１０１お
よび１０２へのデータの書き込みと、データ記憶素子１
０１および１０２からのデータの読み出しが可能となる
。この動作は、アドレス入力の値を変えることによって
、その他のどのデータ記憶素子群（１０３・１０４ペア
、１０５ ・１０６ペア、１０７ ・１０８ベア、
１０９ ・１１０ペア、１１１ ・１１２ペア、１
１３ ・１１４ペア、１１５ ・１１６ベア〉 に
対しても適用でき、ランダムにどのデータ記憶素子もア
クセスすることができる。
よび１０２へのデータの書き込みと、データ記憶素子１
０１および１０２からのデータの読み出しが可能となる
。この動作は、アドレス入力の値を変えることによって
、その他のどのデータ記憶素子群（１０３・１０４ペア
、１０５ ・１０６ペア、１０７ ・１０８ベア、
１０９ ・１１０ペア、１１１ ・１１２ペア、１
１３ ・１１４ペア、１１５ ・１１６ベア〉 に
対しても適用でき、ランダムにどのデータ記憶素子もア
クセスすることができる。
以上の動作によって、本実施例は、外部からの制御信号
（ＣＥ／ＲＥ）によって、列アクセス動作と行アクセス
動作とを自由に切り替え実行することが可能となる。
（ＣＥ／ＲＥ）によって、列アクセス動作と行アクセス
動作とを自由に切り替え実行することが可能となる。
以上説明したように、本発明は、データ記憶回路内の複
数素子同時アクセス手段を、列アクセス部と行アクセス
部の両方に設けることにより、任意の行アドレス入力・
列アドレス人力によるデータ記憶素子のアクセスを複数
列あるいは複数行同時に行うことを可能とし、そのラン
ダムな複数列同時アクセス手段とランダムな複数行同時
アクセス手段とを、外部からの制御信号によって自由に
切り替え実行する手段を備えることにより、並列データ
入出力バスを有する中央処理回路にとって、余分な処理
（直列入出力データの並列入出力データべの変換処理）
を必要とする直列人出力データの処理を、並列入出力デ
ータの処理と同様の方法によって処理することができ、
中央処理回路における、直列入出力データの処理時間の
短縮およびその処理方法の簡単化を図ることができる効
果がある。
数素子同時アクセス手段を、列アクセス部と行アクセス
部の両方に設けることにより、任意の行アドレス入力・
列アドレス人力によるデータ記憶素子のアクセスを複数
列あるいは複数行同時に行うことを可能とし、そのラン
ダムな複数列同時アクセス手段とランダムな複数行同時
アクセス手段とを、外部からの制御信号によって自由に
切り替え実行する手段を備えることにより、並列データ
入出力バスを有する中央処理回路にとって、余分な処理
（直列入出力データの並列入出力データべの変換処理）
を必要とする直列人出力データの処理を、並列入出力デ
ータの処理と同様の方法によって処理することができ、
中央処理回路における、直列入出力データの処理時間の
短縮およびその処理方法の簡単化を図ることができる効
果がある。
第１図は本発明の一実施例を示すブロック構成図。
第２図はその実施例のデータ記憶素子部の要部を示す回
路図。 １．２・・・セレクタ、３．３８．３９・・・インバー
タ、１１．１２．２１．２２・・・アドレス入力デコー
ダ、１３．１４・・・双方向バッファ、３１〜３７・・
・ナンド回路、４０・・・フリップフロップ、４１〜４
５・・・スリーステートバッファ、１０１〜１１６・・
・データ記憶素子部、ＡＯ〜Ａ２・・・アドレス入力バ
ス、ＣＯ〜Ｃ３、Ｃｊ・・・列アドレス指定信、号、Ｃ
Ｅ／ＲＥ・・・列アクセス７行アクセス選択信号、ＤＯ
ｌＤｌ・・・データ入出力バス、ＤＣ，〜ＤＣ３、ＤＣ
」・・・列データ入出力バス、ＤＲｏ ”−ＤＲｓ 、
ＤＲｓ ”’行データ入出力バス、ＲＯ〜Ｒ３、Ｒｉ・
・・行アドレス指定信号、ＲＤ・・・読出し信号、ＷＲ
・・・書込み信号。 コニ・ρ〆 昂 図
路図。 １．２・・・セレクタ、３．３８．３９・・・インバー
タ、１１．１２．２１．２２・・・アドレス入力デコー
ダ、１３．１４・・・双方向バッファ、３１〜３７・・
・ナンド回路、４０・・・フリップフロップ、４１〜４
５・・・スリーステートバッファ、１０１〜１１６・・
・データ記憶素子部、ＡＯ〜Ａ２・・・アドレス入力バ
ス、ＣＯ〜Ｃ３、Ｃｊ・・・列アドレス指定信、号、Ｃ
Ｅ／ＲＥ・・・列アクセス７行アクセス選択信号、ＤＯ
ｌＤｌ・・・データ入出力バス、ＤＣ，〜ＤＣ３、ＤＣ
」・・・列データ入出力バス、ＤＲｏ ”−ＤＲｓ 、
ＤＲｓ ”’行データ入出力バス、ＲＯ〜Ｒ３、Ｒｉ・
・・行アドレス指定信号、ＲＤ・・・読出し信号、ＷＲ
・・・書込み信号。 コニ・ρ〆 昂 図
Claims (1)
- 【特許請求の範囲】 １、行列状に配置された複数のデータ記憶素子部と、 行アドレス入力および列アドレス入力により各データ記
憶素子部をランダムにアクセスするアクセス手段と を備えたデータ記憶回路において、 前記アクセス手段は、 複数列を同時にアクセス可能な複数列同時アクセス手段
と、 複数行を同時にアクセス可能な複数行同時アクセス手段
と、 前記複数列同時アクセス手段と前記複数行同時アクセス
手段とを外部からの制御信号により任意に切り替える切
替え手段と を含むことを特徴とするデータ記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1182041A JPH0346191A (ja) | 1989-07-13 | 1989-07-13 | データ記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1182041A JPH0346191A (ja) | 1989-07-13 | 1989-07-13 | データ記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346191A true JPH0346191A (ja) | 1991-02-27 |
Family
ID=16111308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1182041A Pending JPH0346191A (ja) | 1989-07-13 | 1989-07-13 | データ記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346191A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58185089A (ja) * | 1982-04-22 | 1983-10-28 | Mitsubishi Electric Corp | 半導体装置 |
| JPS58205970A (ja) * | 1982-05-24 | 1983-12-01 | Matsushita Electric Ind Co Ltd | 二次元デ−タ記憶装置 |
| JPS61246996A (ja) * | 1985-04-24 | 1986-11-04 | Agency Of Ind Science & Technol | 直交メモリ |
-
1989
- 1989-07-13 JP JP1182041A patent/JPH0346191A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58185089A (ja) * | 1982-04-22 | 1983-10-28 | Mitsubishi Electric Corp | 半導体装置 |
| JPS58205970A (ja) * | 1982-05-24 | 1983-12-01 | Matsushita Electric Ind Co Ltd | 二次元デ−タ記憶装置 |
| JPS61246996A (ja) * | 1985-04-24 | 1986-11-04 | Agency Of Ind Science & Technol | 直交メモリ |
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