JPH0346193A - スタティック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はスタティック型半導体記憶装置に関し、特に、
テスト用電源回路を備えたスタティック型半導体記憶装
置に関する。

［従来の技術］ 半導体記憶装置の１つにＳＲＡＭ（スタティックランダ
ムアクセスメモリ）がある。ＳＲＡＭのメモリセルは、
ＭＯＳＦＥＴ　（絶縁ゲート型電界効果トランジスタ）
のみ、または、ＭＯＳＦＥＴおよび抵抗素子を用いたフ
リップフロップで構成されるため、ＳＲＡＭの記憶情報
は電源が投入されている間は時間的に消滅することはな
い。したがって、ＳＲＡＭではＤＲＡＭ　（ランダムア
クセスメモリ）のように、記憶情報の再書込み、すなわ
ちリフレッシュを行なう必要がない。また、ＳＲＡＭは
一般的に動作時・データ保持時の消費電力が小さく高速
動作が可能である。これらの利点からＳＲＡＭは多くの
分野で使われている。

第１０図は、ＳＲＡＭの一般的な構成を示す概略ブロッ
ク図である。第１０図を参照して、ＳＲＡＭは、マトリ
ックス状に配された複数のメモリセルと各行に対応して
１本ずつ設けられるワード線と各列に対応して１組ずつ
設けられるビット線対とを含むメモリセルアレイ１０１
と、メモリセルアレイ１０１におけるどの位置のメモリ
セルに対してデータ書込みまたは読出しを行なうかを選
択するための行アドレス信号および列アドレス信号をそ
れぞれ増幅・デコードして選択されるべきメモリセルの
みをデータ書込みまたは読出し可能状態にするＸアドレ
スバッファデコーダ１０２およびＹアドレスバッファデ
コーダ１０３とを含む。

ＳＲＡＭは、さらに、選択されたメモリセルに対しデー
タ書込／読出のいずれを行なうかを指定する読出および
書込信号Ｒ／Ｗに応答して、後述の読出書込用アンプ１
０５およびデータ出力バッファ１０６を読出および書込
信号Ｒ／Ｗによって指定されたモードに設定し、かつ、
データ書込時には書込まれるべき入力データＤｉｎを読
出書込用アンプ１０５に与えるＲ／Ｗ制御回路１０４と
、データ続出時に、選択されたメモリセルから続出され
たデータを増幅してデータ出力バッファ１０６に与え、
データ書込時に、Ｒ／Ｗ制御回路１０４を介して与えら
れた入力データＤｉｎを増幅してメモリセルアレイ１０
１に出力する読出書込用アンプ１０５と、データ書込時
に読出書込用アンプ１０５から与えられる読出データを
さらに増幅し出力データＤｏｕｔとして外部に出力する
データ出力バッファ１０６とを含む。

データ書込時には読出書込用アンプ１０５から出力され
た入力データはメモリセルアレイ１０１における、選択
されたメモリセルに対応するビット線対に与えられる。

データ読出時には、メモリセルアレイ１０１における選
択されたメモリセルの記憶データがこの選択されたメモ
リセルに対応するビット線対に現われ、これが続出デー
タとして読出書込用アンプ１０５に与えられる。

第１１図は、第１０図におけるメモリセルアレイ１０１
内の１列分のメモリセルの構成を示す回路図である。以
下、図を参照してその構成について説明する。

図において、１組のピッ牛線対を構成するビット線２３
．２４の間には複数のメそリセル２１ａ〜２１ｎが接続
される。各メモリセル２１ａ〜２１ｎは、２つのインバ
ータ用ＮチャネルＭＯ８ＦＥＴ（以下、インバータトラ
ンジスタと呼ぶ。）３８ｇおよび３９ａと、２つの高負
荷抵抗４０ｇおよび４１ａと２つのアクセス用Ｎチャネ
ルＭＯＳＦＥＴ　（以下、アクセストランジスタと呼ぶ
。）３６ａおよび３７ａ４から構成される。インバータ
トランジスタ３８！１％　３９ａのドレインは、それぞ
れ記憶ノードＮ１０ａ、Ｎ１１ａで、ポリシリコン等で
形成された高抵抗値を持つ負荷抵抗４０ａ、４１ｍの一
端に接続され、抵抗４０　ａ　ｓ　４１ａの他端はメモ
リセルを駆動するための電源電位ＶＣＣに接続される。

また、これらのインバータトランジスタ３８ｍ、３９ａ
のソース接地線りを介して接地電位ＧＮＤに接続される
。さらに、インバータトランジスタ３８ａのゲートは記
憶ノードＮｉｌに接続され、インバータトランジスタ３
９ａのゲートは記憶ノードＮ１０ａに接続される。記憶
データは、記憶記憶ノードＮ１０ｇと、接地電位ＧＮＤ
との間に存在する寄生容量および記憶ノードＮ１１ａと
接地電位ＧＮＤとの間に存在する寄生容量にそれぞれ電
位として蓄積される。

記憶ノードＮ　１０．ａはアクセストランジスタ３６ａ
を介してビット線２３に接続され、アクセストランジス
タ３６ａのゲートは対応するワード１！２５ａ〜２５ｎ
に接続される。記憶ノードＮ１１ａはアクセストランジ
スタ３７ａを介してビット線２４に接続され、アクセス
トランジスタ３７ａのゲートは対応するワード線２５ａ
〜２５ｎに接続される。

ビット線２３および２４はそれぞれＭＯ８ＦＥＴ３０お
よび３１を介して入出力ｖＡ３２および３３に接続され
、ＭＯ８ＦＥＴ３０および３１のゲートにはＹアドレス
バッファデコーダ１０３（第１０図〉によりコラム選択
信号ｙｏが与えられる。

ワードＩ！２５ａ〜２５ｎにはそれぞれ、Ｘアドレスバ
ッファデータ１０２（第１０図）によりロー選択信号Ｘ
０〜Ｘｎが与えられる。また、ビット線２３および２４
は、ダイオード接続されたビット線負荷用ＭＯ５ＦＥＴ
２８および２つを介して電Ｆｉ、電位ＶＣＣが付与され
る接続線２２にそれぞれ接続される。このＭＯＳＦＥＴ
２８および２９はビット線２３および２４をプリチャー
ジするためものである。すなわち、電源電位ＶＣＣから
ＭＯＳＦＥＴ２８および２つのしきい値電圧分Ｖｉｈだ
け低下した電位ＶＣＣＶｔｈに、ビット線２３および２
４がプルアップされる。

次に、このメモリセルの動作について説明する。

メモリセル２１ａのノードＮ１０ａがローレベル、ノー
ドＮ１１ａがハイレベルの状態であるとき、このメモリ
セル２１ａに蓄えられるデータを読出す場合を想定する
。このとき、ワード線２５ａに与えられるロー選択信号
Ｘ０の電位が非選択時の０■あるいは０■に近い電位か
ら選択時に電源電位ＶＣＣあるいはＶＣＣに高い電位に
変化する。

その結果、接続線２２からビット線負荷用ＭＯ３ＦＥＴ
２８、アクセストランジスタ３６ａ１インバータトラン
ジスタ３８ａを介して接地電位ＧＮＤに向かって電流が
流れる。しかし、インバータトランジスタ３９ａは非導
通であるので、接続線２２からビット線負荷用ＭＯ８Ｆ
ＥＴ２９、アクセストランジスタ３７ａ１インバータト
ランジスタ３９ａ、接地電位ＧＮＤへの経路には電流は
流れない。したがって、ビット線２３の電位は、ＭＯＳ
ＦＥＴ２８．３６ａ１および３８ａのオン抵抗比で決ま
る電位に設定され、ビット線２４の電位は電源電位ＶＣ
Ｃよりもビット線負荷用ＭＯ８ＦＥＴ２９のしきい値電
圧だけ低い電位に設定されたままである。この、ビット
線対の各々のビット線に現われた電位の差をもとにデー
タが読出される。

このようなＳＲＡＭにおいても、記憶容量の大容量化、
すなわち、１チツプ上のメモリセル数の増大化が進行し
ている。このため、半導体基板上にできる限り高密度に
メモリセルを配置する必要がある。このような必要性か
ら半導体基板上にメモリセルを形成する際、配線層が基
板上に占有する面積ができるだけ小さくなるようにレイ
アウトがなされる。

第１２図は、第１１図に示されるメモリセルが半導体基
板上に実際に形成される場合の一般的なレイアウトを示
す部分平面図である。図中、０内は第１１図の対応部分
の番号である。

図のように、ワード線２５ａはアクセストランジスタ３
６ａおよび３７ａのゲートＧ１およびＧ２を形成する第
１の多結晶シリコン層（図中斜線部）と共通である。ま
た、インバータトランジスタ３８ａおよび３９ａのゲー
トＧ３．およびＧ４も第１の多結晶シリコン層にて形成
される。但し、第１の多結晶シリコン層のインバータト
ランジスタ３８ａおよび３９ａρゲートＧ３およびＧ４
１；相当する部分と、アクセストランジスタ３６ａおよ
び３７ａのゲートＧ１およびＧ２に相当する部分とは接
続されない。電源電位ｖｃｃと高抵抗４０ｂおよび４１
ａとを接続する配線ならびに高抵抗４０ａおよび４１ａ
は第２の多結晶シリコン層（図中実線で囲まれた部分）
によって形成され、高抵抗４０ａおよび４１ａは各々イ
ンバータトランジスタ３８ａおよび３９ａの下部に位置
する。

インバータトランジスタ３８ａのドレインＤ３とインバ
ータトランジスタ３９ａのゲートＧ４とを接続するクロ
スカップル配線はアクセストランジスタ３７ａのソース
Ｓ２およびドレインＤ２を形成するｎ＋拡散層領域（図
中破線で囲まれた部分）と共通であり、インバータトラ
ンジスタ３８ａのゲートＧ３とインバータトランジスタ
３９ａのドレインＤ４とを接続するクロスカップル配線
は、インバータトランジスタ３８ａのゲートＧ３を形成
する第１の多結晶シリコン層とアクセストランジスタ３
７ａのソースＳ２およびドレインＤ２を形成するｎ＋拡
散層領域とに領域Ｃ１で共通に接続される第２の多結晶
シリコン層によって形成される。記憶ノードＮ１０ａお
よびＮ１１ａは各々、第１および第２の多結晶シリコン
層とｎ＋拡散層領域とが重なり合う領域Ｃ２およびＧ３
である。

第２の多結晶シリコン層のうち電源電位ＶＣＣと高抵抗
４０ａおよび４１ａとを接続する配線を形成する部分は
電源電位ＶＣＣに接続され、ｎ＋拡散層領域のうちイン
バータトランジスタ３８ａおよび３９ａのソースＳ３お
よびＳ４を形成する部分は接地電位ＧＮＤに接続される
。つまり、接地線りはｎ＋拡散層によって形成される。

第１１図において図示されない他のメモリセルも、第１
２図に示されるようなレイアウトで半導体基板上に形成
される。但し、各メモリセルに含まれる２つのインバー
タトランジスタのソースと、そのメモリセルと行方向に
隣接するメモリセルに含まれる２つのインバータトラン
ジスタのソースとは、共通の不純物拡散層によって形成
される。

つまり、第１１図におけるトランジスタ３８ａおよび３
９ａのソースとメモリセル２１ａの下部に隣接するメモ
リセルのインバータトランジスタのソースとは、不純物
拡散層によって形成される接地ｆｓｆＬによって接続さ
れる。したがって、メモリセル２１ａとこれと行方向に
隣接するメモリセルとにおいて１、対応するインバータ
トランジスタ同士のソースの接続点は、第１２図に示さ
れるように、接地線りを形成する不純物拡散層の一部Ｎ
５０およびＮ５１に対応する。なお、接地練込を形成す
る不純物拡散層は、同一列に配されるメモリセルにおい
て共通とされる。このため、列方向に隣接するメモリセ
ルのインバータトランジスタのソース間も不純物拡散層
によって接続される。

上記のように、接地電位ＧＮＤが付与されるべき接地ｖ
ａＬはインバータトランジスタ３８ａおよび３９ａのソ
ースを形成する不純物拡散層によって形成される。この
ため、実際には第１１図において、インバータトランジ
スタ３８ａおよび３９ａのそれぞれのソースは、不純物
拡散層に存在する寄生抵抗を介して接地電位ＧＮＤに接
続される。

第１３図は、この寄生抵抗を考慮した場合の、行方向に
隣接する２つのメモリセルの等価回路を示す回路図であ
る。図において、メモリセル２１ａおよび２１ｂならび
にその周辺部の回路構成は第１１図に示されるものと同
一である。しかし、隣接するメモリセル２１ａおよび２
１ｂの対応するインバータトランジスタ３８ａおよび３
８ｂのソースは、これらを形成する不純物拡散層による
ノードＮ５０で接続され、その不純物拡散層による寄生
抵抗５０を介して接地電位ＧＮＤに接続される。同様に
、インバータトランジスタ３９ａおよび３９ｂのソース
は、これらを形成する不純物拡散層によるノードＮ５１
で接続され、その不純物拡散層による寄生抵抗５０およ
び５１を介して接地電位ＧＮＤに接続される。抵抗５２
も接地線りを形成する不純物拡散層による寄生抵抗であ
り、メモリセル２１ｇおよび２１ｂのそれぞれと列方向
に隣接するメモリセルのインバータトランジスタのソー
スに接続される。

ここで、メモリセル２１ａにおいてノードＮ１０ａおよ
びＮ１１ｇの電位がそれぞれハイレベルおよびローレベ
ルであり、同様に、メモリセル２１ｂにおいてノードＮ
１０ｂおよびＮ１１ｂの電位がそれぞれハイレベルおよ
びローレベルであるときに、ワード線２５ｂが選択され
る場合を想定する。以下の説明にあたっては第２図も参
照する。

１１２図は、このような場合のノードＮ１０ａ、Ｎ１１
ａ、およびＮ５１のそれぞれの電位変化を示す図である
。図において、横軸は時間、縦軸は電位を示す。

この場合には、ワード線２５ｂが選択されることによっ
てメモリセル２１ｂのアクセストランジスタ３６ｂおよ
び３７ｂが導通する。一方、このときノードＮＩＯのハ
イレベルの電位によってインバータトランジスタ３９ｂ
が導通状態であり、ノードＮ１１ｂのローレベルの電位
によってインバータトランジスタ３８ｂが非導通状態で
ある。

このため、電源ライン２２から、接地電位源ＧＮＤに向
かって、次のような経路、すなわち、ビット線負荷用ト
ランジスタービット線２４−アクセストランジスタ３７
ｂ−インバータトランジスタ３９ｂ−寄生抵抗５１−寄
生抵抗５０という経路で０．１５ｍＡ程度の電流が流れ
る。ところで、寄生抵抗５１の抵抗値は１００Ω程度で
ある。したがって、ノードＮ５０およびＮ５１間には、
寄生抵抗５１によって０．１５ｍＡＸ１００Ω、すなわ
ち、１５ｍＶ程度の電圧降下が生じる。つまり、インバ
ータトランジスタ３８ａおよび３９ａのソース電位なら
びにのインバータトランジスタ３８ｂおよび３９ｂのソ
ース電位は実際には接地電位ＧＮＤに等しくならず、イ
ンバータトランジスタ３９ａおよび３９ｂのソース電位
（ノードＮ５１の電位）は第２図（Ｃ）に示されるよう
にインバータトランジスタ３８ａおよび３８ｂのソース
電位（ノードＮ５０の電位）に対し１５ｍＶ程度高く接
地電位ＧＮＤ以上となる。このとき、メモリセル２１ａ
において、ノードＮ１０ａのハイレベルの電位によって
インバータトランジスタ３９ａは導通状態であるから、
ノードＮ５１の電位上昇は、インバータトランジスタ３
９ａを介してノードＮ１１ａに伝達される。この結果、
ノードＮ１１ａの電位も第２図（ｂ）に示されるように
１５ｍＶ程度となる。このノードＮ１１ａの電位は上昇
前のノードＮ１１ａのローレベルの電位によって非導通
状態にあるインバータトランジスタ３８ａのゲートに与
えられる。通常のＭＯＳＦＥＴは、１５ｍＶ程度のゲー
ト電位上昇によっては導通状態とならない。したがって
、インバータトランジスタ３８ａが適正に製造されてい
ればインバータトランジスタ３８ａはノードＮ１１ａの
電位上昇にかかわらず非導通状態に保持される。しかし
、インバータトランジスタ３８ａが製造上の何らかの欠
陥により異常に低いしきい値電圧を有している場合には
ノードＮ１１ａの電位上昇によってトランジスタ３８ａ
は浅い導通状態となる。

浅い導通状態にあるインバータトランジスタ３８ａの導
通抵抗は非常に大きいが、抵抗４０ａの抵抗値も、ＳＲ
ＡＭのスタンバイ電流の軽減のために１０１２Ω程度の
非常に大きい値に設定される。

このため、浅い導通状態となったインバータトランジス
タ３８ａの導通抵抗が抵抗４０ａの抵抗値と同程度の値
となると、ノードＮ１０ａの電位は、元のハイレベルの
値ＶＣＣから、電源電位ｖｅｃとノードＮ５０間の電圧
が抵抗４０ａおよび浅い導通状態にあるインバータトラ
ンジスタ３８ｇの導通抵抗によって抵抗分割されて得ら
れる低い値に低下する。つまり、ノードＮ１０ａから、
浅い導通状態にあるインバータトランジスタ３８ａを介
して放電が生じる。この放電は、ノードＮｌ０ａに寄生
する容量の値と浅い導通状態にあるインバータトランジ
スタ３８ａの導通抵抗との積によって決まる時定数に従
う。したがって、インバータトランジスタ３８ａに欠陥
があると、ノードＮ１１ａの電位上昇によって、ノード
ＮＩＯの電位は第２図（ａ）における■で示されるよう
に時刻ｔｏから上記時定数で決まる放電速度で下降する
。

そして、ノードＮ１０ａの電位がインバータトランジス
タ３９ａのしきい値電圧Ｖｔｈ以下になる時刻ｔ２以後
には、それまで導通状態であったインバータトランジス
タ３９ａが非導通状態となるためノードＮ１１ａの電位
が電源電位ＶＣＣによって上昇し始める。これに伴い、
インバータトランジスタ３８ａが浅い導通状態から、完
全な導通状態となり、ノードＮ１０ａの電位は接地電位
ＧＮＤに向かって急激に低下し始める。したがって、ノ
ードＮ１１ａの電位は、第２図（ｂ）における■で示さ
れるように、時刻ｔ２から上昇し始める。

これと反対に、ノードＮ１０ａの電位は、第２図（ａ）
における■で示されるように、時刻ｔ２から、それまで
よりも急激に低下し始める。つまり、時刻ｔ１以後では
、メモリセル２１ａの２つのインバータトランジスタ３
８ａおよび３９ａの状態（導通／非導通）が反転する。

すなわち、メモリセル２１ａの記憶データが反転され始
める。この結果、ノードＮ１０ａおよびＮ１１ａ間の電
位差が小さくなる。先に説明したように、メモリセルか
らのデータ読出しは、メモリセルの２つの記憶ノードの
電位差が対応するビット線対から検出されることによっ
て行なわれる。したがって、ノードＮ１０ａの電位降下
が始まってから、メモリセル２１ａのデータが反転され
始めるのに要する時間ｔ２−ｔｏ以上メモリセル２１．
　ｂが選択状態にあると、ノードＮ１０ａおよびＮ１１
ａ間の電位差が極めて小さくなり、その後メモリセル２
１ａからデータ読出しが行なわれた場合にその記憶デー
タが反転して読出されるという現象が生じる。

つまり、ＳＲＡＭが誤動作する。

メモリセル２１ａおよび２１ｂの記憶データが上記の場
合とは逆のとき、すなわち、メモリセル２１ａにおいて
ノードＮ１０ａおよびＮ１１ａの電位がそれぞれローレ
ベルおよびハイレベルでありメモリセル２１ｂにおいて
ノードＮ１０ｂおよびＮ１１ｂの電位がそれぞれローレ
ベルおよびハイレベルである場合には、インバータトラ
ンジスタ３９ａのしきい値電圧が異常に低いと、メモリ
セル２１ｂからのデータ読出しに伴いノードＮ１１ａの
電位が下降し上記の場合と同様の現象が生じる。

上記２つの例とは逆に、メモリセル２１ａからデータ読
出し力５行なわれた場合には、メモリセル２１ｂのイン
バータトランジスタ３８ｂまたは３９ｂのしきい値電圧
が異常に低い値であればメモリセル２１ｂに記憶データ
の反転現象が生じる。

以上のように、インバータトランジスタに欠陥があると
、そのインバータトランジスタを含むメモリセルに対し
行方向に隣接するメモリセルからのデータ読出しに伴い
、前記インバータトランジスタラ含むメモリセルの２つ
の記憶ノード間の電位差が減少しその結果ＳＲＡＭが誤
動作する。そこで、製造後のＳＲＡＭに関して各メモリ
セルのインバータトランジスタが正常なしきい値電圧を
有しているか否かが調べられる必要がある。このために
、ＳＲＡＭは製造後デイスターブテストと呼ばれるテス
トを受ける。デイスターブテストは、上記のような現象
の有無、すなわち、行方向に隣接するメモリセルに同一
のデータを予め記憶させ、任意のメモリセルが有る時間
選択状態とされた後、このメモリセルの行方向に隣接す
るメモリセルから読出しを行なった場合に予め与えてお
いたデータと同一のデータが得られるか否かを調べるテ
ストである。上記成る時間は、インバータトランジスタ
の欠陥によって、記憶ノードの電位が、ＳＲＡＭが誤動
作する値にまで十分に降下するのに要する時間に設定さ
れねばならない。インバータトランジスタの欠陥による
記憶ノードの電位降下に要する時間は、記憶ノードの寄
生容量の値Ｃとこれに接続されるインバータトランジス
タの導通抵抗値Ｒとの積ＲＸＣで表わされる、放電時定
数τにほぼ等しい。一般に、記憶ノードの寄生容量は０
．０１ｐＦ程度であるから、浅い導通状態にあるインバ
ータトランジスタの導通抵抗値が１０１２Ω程度であれ
ば、上記成る時間は、０．０１ｐＦＸＩＯ”　Ω、すな
わち、ｌＱｍｓ程度である。

つまり、１行のメモリセルの各々に含まれる２つのイン
バータトランジスタのうちの一方のしきい値電圧が正常
であるか否かは、１０　ｍ　ｓかかつて調べられる。同
様に、１行のメモリーセルの各々に含まれる２つのイン
バータトランジスタのうちの他方のしきい値電圧が正常
であるか否かは各メモリセルに予め与えるデータを、前
記一方のインバータトランジスタのしきい値電圧が異常
であるか否かが調べられる場合のそれの反転データとす
ることによって調べられる。したがって、１行のメモリ
セルの各々に含まれるインバータトランジスタのすべて
のしきい値電圧のチエツクは、１０ｍ５Ｘ２、すなわち
、２０ｍ５かかって行なわれる。

したがって、１つのＳＲＡＭに含まれるすべてのメモリ
セルのインバータトランジスタのしきい値電圧をチエツ
クするには、メモリセルアレイの各行ごとに２Ｑｍｓを
要するデイスターブテストが行なわれる。

さて、最近では、１つのＳＲＡＭに含まれるメモリセル
数の増大に伴うＳＲＡＭの動作速度の低下を回避してＳ
ＲＡＭの高速動作を達成するために、一般に大容量のＳ
ＲＡＭにおいてはメモリセルアレイが、互いに独立に動
作する複数のブロックに分割される。このようなブロッ
ク分割構成のＳＲＡＭに含まれるすべてのメモリセルの
インバータトランジスタのしきい値電圧をチエツクする
には、各ブロックごとに上記のようなデイスクープテス
トが行なわれる。

なお、製造後のＳＲＡＭに対する試験には、このような
デイスクープテスト以外にも種々のテストがある。その
１つに、メモリセルに含まれる２つの高抵抗の断線を調
べるテストがある。このテストにおいては、テスト時間
の短縮化を図るため、テストに際して、ビット線に供給
される電源電位を通常よりも低くしてメモリセルへのデ
ータ書込みを行なう方法が特開昭６１−２８００９号に
示されている。

［発明が解決しようとする課題］ 半導体集積回路の製造技術の進歩と使用者側の価格低減
要求とによって、ＳＲＡＭの集積度がほぼ３年で４倍の
割合で増大し現在はＬＭ　（１０’　）ビットの容量を
持つＳＲＡＭが実用化されつつある。これに伴い、各メ
モリセルの機能が正常に働いているかどうかを判定する
試験に要する時間が増大することになり問題となってく
る。

一般に、メモリセルの機能が完全に働かない場合は、比
較的短い時間で合否の判定ができるが、機能の不具合が
いくつかの条件の組合わせ、たとえば、メモリセルの周
囲温度、電ＩＩｉ、電圧動作周期、複数のメモリセルに
書込まれたデータのパターン、メモリセルのアドレス指
定順序などの組合わせによって不具合が発生する場合は
、その条件の特定化そのものおよび条件特定化後の試験
に多大の時間を要する。特に、条件特定化後の実際の試
験に要する時間は、一般に、１つのＳＲＡＭに含まれる
メモリセルの数の増大に比例しして増大する。

このような問題の対象となる試験の１つが、先述のデイ
スターブテストである。

たとえば、３２個のブロックに分割されたメモリセルア
レイを有する１ＭビットのＳＲＡＭに先述のようなデイ
スターブテストを行ない、すべてのメモリセルのインバ
ータトランジスタのしきい値電圧をチエツクするには、
１ブロツクの行数（２５６行）×１ブロック内の１行分
のメモリセルに含まれるインバータトランジスタのしき
い値電圧のチエツクに要する時間（２’０ｍ５）ｘブロ
ック数（３２ブロツク）、すなわち、１６．４秒を要す
る。つまり、１つのＳＲＡＭの１つの試験に１６．４秒
という比較的長い時間が必要となる。

このような１つの試験に要する時間の増大は製造後の大
量のＳＲＡＭに対する一連の試験に要する時間の増大に
つながる。

それゆえに本発明の目的は、上記のような問題点を解決
し、製造後の試験、特にデイスターブテストに要する時
間が短縮化されたスタティック半導体記憶装置装置を提
供することである。

［課題を解決するための手段］ 上記のような目的を達成するために本発明に係るスタテ
ィック型半導体記憶装置は、各々がフリップフロップか
ら成り、かつ行および列のマトリックスに配列された複
数個のメモリセルと、メモリセルの列に沿って設けられ
、かつ、各メモリセルに接続される複数個のビット線と
、複数個のメモリセルに接続されてメモリセル妻駆動す
る、複数の大きさの駆動電圧を含む電圧源とを備える。

さらに本発明に係るスタティック型半導体記憶装置は、
通常モードと、少なくとも１つのテストモードとをそれ
ぞれ指示する指示手段と、この指示手段からの指示出力
に応答して電圧源の駆動電圧の大きさを選択する選択手
段とを備える。

［作用］ 上記のように、本発明に係るスタティック型半導体記憶
装置では、メモリセルを駆動する電圧源が複数の大きさ
の駆動電圧を含む。さらにこの複数の駆動電圧は、通常
モードとテストモードとを指示する指示手段からの指示
出力に応答して選択的にメモリセルに供給される。した
がって、本発明に係るスタティック型半導体記憶装置で
は、通常時とテスト時とに異なる駆動電圧をメモリセル
に供給することが可能となる。

［実施例］ 第１図は本発明の一実施例を示すＳＲＡＭの部分回路図
である。具体的には、第１図は、行方、向に隣接する２
つのメモリセルおよびその周辺部の等価回路を示す。メ
モリセル２１ａおよび２１ｂの内部の基本構成ならびに
、ビット線およびワード線との接続関係は第１３図に示
されるものと同様である。また、これらのメモリセルが
半導体基板上に形成される場合のレイアウトは第１２図
に示されるものと同様である。

すなわち、メモリセル２１ａはビット線２３および２４
の間に設けられ、ワード線２５ａに接続されるゲートを
有するアクセストランジスタ３６ａおよび３７ａと、フ
リップフロップを構成する、インバータトランジスタ３
８ｇおよび３９ａならびに高抵抗４０ａおよび４１ａと
によって構成される。同様にメモリセル２１ｂはビット
線２３および２４の間に設けられ、ワード線２５ｂに接
続されるゲートを有するアクセストランジスタ３６ｂお
よび３７ｂと、フリップフロップを構成する、インバー
タトランジスタ３８ｂおよび３９ｂならびに高抵抗４０
ｂおよび４１ｂとによって構成される。メモリセル２１
ａのインバータトランジスタ３８ａおよび３９ａのソー
スならびにメモリセル２１ｂのインバータトランジスタ
３８ｂおよび３９ｂのソースは、これらを形成する共通
の不純物拡散層による寄生抵抗５０．５１および５２を
含む接地線りに接続される。ビット線２３および２４は
各々従来と同様にビット線負荷用ＭＯＳＦＥＴ２８およ
び２つを介して電源電位ＶＣＣを付与される接続線２２
に接続される。

しかし、従来と異なり、メモリセル２１ａの抵抗４０ａ
および４１ａの、インバータトランジスタに接続されな
い端部およびメモリセル２１ｂの抵抗４０ｂおよび４１
ｂの、インバータトランジスタに接続されない端部は、
それぞれ接続線６０ａおよび６０ｂを介して、ともに、
メモリセルを駆動するための駆動電圧をメモリセルに供
給する通常時用電源回路７０およびテスト用電源回路７
１に接続される。以下、この接続線をメモリセル駆動用
接続線と呼ぶ。

なお、図示されない他のメモリセルの構成および半導体
基板上に形成される際のレイアウトは、これらのメモリ
セル２１ａおよび２１ｂと同一であり、このＳＲＡＭの
図示されない他の部分の構成は従来と同様である。しか
し、このＳＲＡＭには後述するテスト信号Ｔを付与する
ための外部端子が新たに設けられる。このＳＲＡＭの動
作は従来と同様である。

通常時用電源回路７０は、電源電位ｖ０゜と、各メモリ
セルに接続される信号線６０ａおよび６０ｂとの間に設
けられるＰチャネルＭＯＳＦＥＴ６１を含む。

テスト用電源回路７１は、電源電位Ｖｃｃと各メモリセ
ルに接続される信号線６♂１よび６０ｂとの間に設けら
れる、ＮチャネルＭＯＳＦＥＴ６２およびＰチャネルＭ
Ｏ５ＦＥＴの直列接続を含む。ＭＯＳＦＥＴ６２はダイ
オード接続される。

テスト用電源回路７１のＭＯＳＦＥＴ６３のゲートには
、先述の外部端子からのテスト信号Ｔが与えられ、通常
時用電源回路７０のＭＯＳＦＥＴ６１のゲートには、テ
スト信号Ｔの反転信号Ｔが与えられる。

このＳＲＡＭにティスターブテストを行なう際には、外
部端子から、ローレベルの信号がテスト信号Ｔとしてこ
のＳＲＡＭに与えられる。これにＦＥＴ６３が導通し、
ＭＯＳＦＥＴ６２および６３の接続点であるノードＮ６
１の電位がメモリセル駆動用接続線６０ａおよび６０ｂ
に供給される。

ＭＯＳＦＥＴ６２は電源電位ＶＣＣをそのゲートに受け
て常に導通状態であるから、ノードＮ６１の電位は電源
電位ＶＣＣよりもＭＯＳＦＥＴ６２のしきい値電圧Ｖｔ
ｈだけ低い電圧Ｖｃ　ｃ　−Ｖｔｈである。一方、通常
時用電源回路７０においてＭＯＳＦＥＴ６１は、そのゲ
ートにローレベルのテスト信号Ｔの反転信号、すなわち
、ハイレベルの信号Ｔを受けて非導通状態となる。した
がって、電源電位ＶＣＣはメモリセル駆動用接続線６０
ａおよび６０ｂには伝達されず、メモリセル駆動用接続
線６０ａおよび６０ｂにはテスト用電源回路７１から電
位が付与される。したがって、デイスターブテスト時に
は、各メモリセル２１ａおよび２１ｂには、従来よりも
低い駆動電圧Ｖｃｃ−ｖｔｈが供給される。

一方、デイスターブテストに際して、メモリセル２１ａ
および２１ｂには同一のデータが書込まれている。以下
の説明にあたっては、この書込みによって、ノードＮ１
０ａおよびＮ１０ｂの電位がハイレベル、ノードＮ１１
ａおよびＮ１１ｂの電位がローレベルとなっているもの
とする。このような場合に、テスト信号Ｔがローレベル
となり抵抗４０ａおよび４１ａの端部であるノードＮ４
２ａおよび抵抗４０ｂおよび４１ｂの端部であるノード
Ｎ４２ｂの電位が、テスト用電源回路７１による、通常
よりも低い電位ｖｃｃ　　Ｖｔｈとなると、これに応答
してノードＮ１０ａおよびＮ１０ｂの電位も低下する。

一方、インバータトランジスタ３９ａおよび３９ｂは導
通状態であるから、ノードＮ１１ａおよびＮ１１ｂの電
位はそれぞれインバータトランジスタ３９ａおよび３９
ｂを介して、ともに接地電位ＧＮＤに接続されるノード
Ｎ５１の電位にほぼ固定される。つまり、ノードＮ４２
ａおよびＮ４２ｂのテスト時の電位が通常よりも低くな
ることによって、ハイレベルであるノードＮ１０ａおよ
びＮ１０ｂの電位がテスト時において従来よりも低い値
に設定される。次に、この状態においてメモリセル２１
ａに対しデイスターブテストを行なうべくワード線２５
ｂが選択状態とされた場合を想定する。なお、説明にあ
たっては第２図を参照する。

この場合、メモリセル２１ｂにおいてアクセストランジ
スタ３６ｂおよび３７ｂが導通状態となり、従来と同様
の現象が生じる。つまり、接続線２２からビット線負荷
用ＭＯ８ＦＥＴ２９．　　ビット線２４．アクセストラ
ンジスタ３７ｂ、インバータトランジスタ３９ｂ、寄生
抵抗５１および５０を介して接地電位ＧＮＤに電流が流
れ、ノードＮ５１の電位が１５ｍＶ程度に上昇する。し
たがって、ノードＮ５１の電位はワード線２５ｂが選択
状態にある期間、第２図（ｃ）に示されるように接地電
位ＧＮＤよりも高い電位（１５ｍＶ程度）に固定される
。上昇したノードＮ５１の電位は、インバータトランジ
スタ３９ａを介してノードＮ１１ａに伝達されるため、
ノードＮ１１ａの電位は従来と同様に１５ｍＶ程度とな
る。したがって、インバータトランジスタ３８ａのしき
い値電圧が異常に低い場合には、インバータトランジス
タ３８ａが浅い導通状態となりノードＮ１０ａの電位が
第・２図（ａ）における■で示されるように低下し始め
る。そして、ノードＮ１０ａの電位がインバータトラン
ジスタ３９ａのしきい値電圧Ｖｔｈ以下になると、導通
状態であったインバータトランジスタ３９ａが非導通状
態となるためノードＮ１４ａの電位がノードＮ４２ａの
高電位によって上昇し始める。これに伴い、インバータ
トランジスタ３８ａが浅い導通状態から完全な導通状態
となり、ノードＮ１０ａの電位は接地電位に向かって急
激に低下し始める。したがって、ノードＮ１１ａの電位
は、第２図（ｂ）における■で示されるようにノードＮ
１０ａの電位がインバータトランジスタ３９ａのしきい
値電圧Ｖｔｈまで低下した時刻ｔ１から上昇し始める。

これと反対に、ノードＮ１０ａの電位は、第２図（ａ）
における■で示されるように時刻ｔ１から、それまでよ
りも急激に低下し始め、メモリセル２１ａの記憶データ
が反転し始める。

以上のような現象は従来において生じた現象と同じであ
る。また；ノードＮ１０ａの電位降下速度は、ノードＮ
１０ａの寄生容量の値とインバータトランジスタ３８ａ
の導通抵抗値との積によって決まるため、従来と同程度
である。したがって、ノードＮ１０ａの電位降下に伴う
ノードＮ１１ａの電位上昇速度も従来と同じ程度である
。しかし、第２図（ａ）における■および■を参照して
、ノードＮ１０ａの電位は従来よりも低い値ＶＣＣ−Ｖ
ｔｈ程度から下降し始める。したがって、ノードＮ１０
ａの電位がインバータトランジスタ３９ａのしきい値電
圧Ｖｔｈまで低下するのに要する時間、すなわち、メモ
リセル２１ａの記憶データが反転され始めるのに要する
時間ｔｉ−ｔｏは従来におけるそれｔ　２−　ｔ　Ｏよ
りも短い。したがって、インバータトランジスタ３８ａ
のしきい値電圧の異常は、従来よりも短時間で、メモリ
セル２１ａの記憶データが反転されるという現象と・し
て現われるため、これを確認するためにワード線２５ｂ
を選択状態に維持するべき時間は従来よりも短くてよい
。つまり、デイスターブテストにおいて１行のメモリセ
ルに含まれるインバータトランジスタのしきい値電圧の
異常をチエツクするのに要する時間が短縮される。この
結果、１つのＳＲＡＭのデイスクープテストに要する時
間が短縮される。

上記のようなテスト時でない場合、外部端子からこのＳ
ＲＡＭにテスト信号Ｔとしてハイレベルの人力信号が入
力される。したがって、この場合には先とは逆にテスト
用電源回路７１においてＭＯＳＦＥＴ６３が非導通状態
となり、通常用電源回路７０においてＭＯＳＦＥＴ６１
が導通状態となる。したがって、各メモリセル駆動用接
続線線６０ａおよび６０ｂには通常用電源回路７０から
電源電位ＶＣＣが与えられる。これによって、ノードＮ
４２ａおよびＮ４２ｂの電位は従来と同様に電源電位Ｖ
ＣＣとなる。したがって、通常の使用時におけるこのＳ
ＲＡＭの動作には何ら支障を来たさない。

本実施例においては、テスト時にテスト用電源回路から
各メモリセルに、メモリセル駆動用電圧として電源電位
ＶＣＣよりもＮチャネルＭＯ８ＦＥＴのしきい値電圧Ｖ
ｔｈだけ低い電圧が与えられた。しかし、テスト時のメ
モリセル駆動用電圧は電源電位ＶＣＣよりも低く、かつ
、デイスクープテストに際してメモリセルに書込まれた
データを保持することができる任意の電位であってよい
。

第３図は、テスト時にそのような任意の電位をメモリセ
ルに供給できるテスト用電源回路の一例を示す回路であ
り、本発明の他の実施例を示す。図を参照して、このテ
スト用電源回路７１は、電源電位ＶＣＣと接地電位ＧＮ
Ｄとの間に設けられる、抵抗Ｒ１およびＲ２の直列接続
と、電源ＶＣＣと各メモリセル駆動用接続線との間に設
けられるＮチャネルＭＯＳＦＥＴ６２およびＰチャネル
ＭＯ８Ｆ　ＥＴ６３の直列接続とを含む。ＭＯＳＦＥＴ
６２のゲートには、抵抗Ｒ１およびＲ２の接続点の電位
が与えられ、ＭＯＳＦＥＴ６３のゲートにはテスト信号
Ｔが与えられる。抵抗Ｒ１およびＲ２の抵抗値をそれぞ
れ、「１および「２で表わすと、これらの接続点の電位
、すなわち、ＭＯＳＦＥＴ６２のゲート電位は電源電位
ＶＣＣが抵抗Ｒ１およびＲ２によって抵抗分割された値
［ｒ２／（ｒｌ＋ｒ２）］　ＸＶ。。である。したがっ
て、ＭＯＳＦＥＴ６２および６３の接続点であるノード
Ｎ６１は、ＭＯＳＦＥＴ６２のゲート電位よりもそのし
きい値電圧’７ｔｈ分だけ低い電位［ｒ２／　（ｒｌ＋
ｒ２）］　ｘＶｃ　ｃ　−Ｖｔｈ　となる。テスト時に
はテスト信号Ｔがローレベルとなり、ＭＯＳＦＥＴ６３
が導通することによってノードＮ６１の電位が、各メモ
リセル駆動用接続線に付与される。したがって、抵抗Ｒ
１およびＲ２の抵抗値「１および「２を任意に設定すれ
ば、テスト時にテスト用電源回路７１から各メモリセル
に供給される電位は任意に設定される。

上記２実施例においては、テスト信号はテスト信号入力
用として新たに設けられた外部端子から人力されたが、
ＳＲＡＭ内部において発生させてもよい。第４図は、テ
スト信号をＳＲＡＭ内部で発生させる場合のテスト信号
発生回路の一例を示す回路図であり本発明のさらに他、
の実施例を示す。

次に、このテスト信号発生回路の構成および動作につい
て説明する。説明にあたっては第５図も参照する。第５
図は、第４図に示されるテスト信号発生回路によってテ
スト信号が作成される過程を示す波形図である。

第４図において、テスト信号発生回路７２は２人力ＡＮ
Ｄゲート７５と、ＡＮＤゲート７５の出力を反転するイ
ンバータ７６と、ラッチ回路７７とを含む。ラッチ回路
７７は、電源ＶＣＣと接地ＧＮＤとの間に設けられる、
ＰチャネルＭＯ８ＦＥ７７８およびＮチャネルＭＯＳＦ
ＥＴ７９の直列接続と、ＭＯＳＦＥＴ７８および７９の
接続点の電位を反転するインバータ８０とインバータ８
０の出力を反転しテスト信号として出力するインバータ
８１とを含む。インバータ７６の出力はラッチ回路７７
へのセット信号ＳとしてＭＯＳＦＥＴ７８のゲートに与
えられ、ＭＯＳＦＥＴ７９のゲートには、図示されない
電源投入検出回路からのワンショットパルスがラッチ回
路７７へのリセット信号Ｒとして与えられる。電源投入
検出回路はＳＲＡＭに電源が投入されたことに応答して
ワンショットパルスを出力する。従来よりＳＲＡＭに設
けられている回路である。したがって、電源投入直後に
はリセット信号Ｒが成る期間ハイレベルとなる。これに
応答してＭＯＳＦＥＴ７９が導通しインバータ８０の入
力端の電位をローレベルにする。このローレベルの信号
はインバータ８０および８１を介してテスト信号Ｔとし
て出力される。しかし、電源投入検出回路からワンショ
ットパルスが出力され終わるとリセット信号Ｒはローレ
ベルとなるため、ＭＯ８ＦＥＴ７９は非導通状態となり
インバータ８０の入力端の電位はＭＯＳＦＥ７７８の状
Ｂ（導通／非導通）によってのみ決定される状態となる
。つまり、電源投入に応答してラッチ回路７７は瞬間的
にリセットされる。

なお、このテスト信号Ｔの反転信号Ｔが第１図および第
３図における通常時用電源回路７１に付与される。なお
、リセット信号Ｒを用いず、電源投入に応答してラッチ
回路７７をリセットさせることも可能である。たとえば
、ラッチ回路７７は、電源投入時にインバータ８１の出
力電位がローレベルとなるように、インバータ８０およ
び８１間で特性のバランスを調整し、インバータ７６の
出力信号をインバータ８０に直接人力するように構成さ
れてもよい。

さて、テスト信号発生回路７２には、従来より設けられ
ている、外部からの書込信号を受ける外部端子Ｗの電位
が、内部書込信号発生のために従来より設けられている
インバータ７３および７４を介して内部書込信号Ｗ′と
して与えられる。さらに、テスト信号発生回路７２には
、従来よりＳＲＡＭに設けられている、外部からのアド
レス信号を受ける外部端子Ａ。、Ａ４．・・・Ａ、に接
続されるＡＴＤ（ａｄｄｒｅｓｓ　　ｔｒａｎｓｉｔｉ
Ｏｎ　　ｄｅｔｅｃｔｏｒ）回路８２の出力信号（以下
、これをＡＴＤ信号と呼ぶ。）が与えられる。内部書込
信号Ｗ′およびＡＴＤ信号は、テスト信号発生回路７２
においてＡＮＤゲート７５に人力される。ＡＴＤ回路８
２は従来よりＳＲＡＭに設けられている回路であり、ア
ドレス信号の変化を検出してワンショットパルスを出力
する。なお、ここでは外部端子Ｗにより人力される書込
信号がハイレベルであればＳＲＡＭは書込状態にあり、
逆に書込信号がローレベルであればＳＲＡＭは読出状態
にあるものとする。

複数のメモリセルに順次、データが書込まれる場合アド
レス信号は第５図（ａ）に示されるように所定の一定期
間（これを書込サイクルという。）ごとに変化する。通
常ＳＲＡＭでは、データ書込時に外部書込信号が第５図
（ｂ）に示されるように、１書込サイクル毎にアドレス
信号が切換わってから一定期間ｔｓｕ後に書込状態を示
すハイレベルに切換わる。そこで、テスト時には第５図
（ｂ）において破線で示されるように、外部書込信号を
このような通常のタイミングよりも早いタイミングで立
上げる。内部書込信号Ｗ′は、この外部書込信号とほぼ
同一の波形を示す。したがって、内部書込信号Ｗ′は、
１書込サイクルにおいて通常よりも早いタイミングで立
上がる。

一方、ＡＴＤ回路８２はアドレス信号の変化に応答して
ワンショットパルスを出力する。したがって、ＡＴＤ回
路８２から出力されるＡＴＤ信号は、第５図（Ｃ）に示
されるように、アドレス信号変化直後に成る期間ハイレ
ベルとなる。このため、テスト時においてＡＮＤゲート
７５の出力信号は、アドレス信号変化直後にハイレベル
となる。

このハイレベルの信号はインバータ７６によってローレ
ベルに反転されセット信号ＳとしてＭＯ８ＦＥ７７８の
ゲートに与えられる。これに応答して、ＭＯＳＦＥ７７
８が導通しインバータ８０の入力端に電源電位ｖ０゜を
伝達する。インバータ８０の入力端に与えられたハイレ
ベルの電位はインバータ８０および８１を介してテスト
信号Ｔとして出力される。したがって、テスト時に通常
よりも早いタイミングで外部書込信号が立上がると、こ
れに応答してテスト信号Ｔも立上がる。さらに、インバ
ータ８１の出力端とインバータ８０の入力端とは互いに
接続されるため、テスト信号Ｔが−旦ハイレベルとなる
とそのハイレベルの信号はインバータ８０の入力端およ
びインバータ８１の出力端において保持される。つまり
、外部端子Ｗに通常と異なるタイミングで立上がる信号
が入力されることによって、ラッチ回路７７がセットさ
れる。したがって、テスト時に通常よりも早いタイミン
グで外部書込信号が立上がる場合、テスト信号Ｔは第５
図（ｄ）に示されるように、アドレス信号変化直後に立
上がりハイレベルに保持される。

一方、書込信号が通常タイミングで立上がる場合、ＡＴ
Ｄ信号と内部書込信号Ｗ′とがともにハイレベルとなる
期間が生じないためＡＮＤゲート７５の出力はローレベ
ルである。したがって、この場合はテスト信号Ｔは電源
投入直後のレベル、すなわち、ローレベルのままである
。

以上のことかられかるように、このテスト信号発生回路
７２によれば、電源投入に応じてテスト信号Ｔは、第１
図で示される通常時用電源回路７０の出力電位をメモリ
セルに供給するレベルとなり、テスト開始に際して、第
１図および第３図で示されるテスト用電源回路７１の出
力電位をメモリセルに供給するレベルに変化する。さら
にテスト信号下は、テスト期間中、外部端子Ｗに通常の
書込信号が入力されても後者のレベルのままである。し
たがって、テスト用電源回路からの、電源電位ＶＣＣよ
りも低い電位がメモリセルに供給された状態でデイスタ
ーブテストを行なうことが可能となる。

上記実施例においては、メモリセル駆動用接続線に電源
電位ＶＣＣおよび電源電位ＶＣＣよりも低い単一の電位
がテスト時と通常時とで切換えて与えられた。しかし、
温度等の外部条件によってＭＯＳＦＥＴのしきい値電圧
等が変動するため、ＳＲＡＭが動作可能な、メモリセル
駆動電圧範囲も外部条件によって異なる。たとえば、低
温下と高温下とでは、前記範囲は低温下における方が狭
くなる。具体的には、接地電位ＧＮＤから電源電位ＶＣ
Ｃの範囲においてＳＲＡＭが動作可能となる範囲（高電
位側）とＳＲＡＭが動作不可能となる範囲（低電位側）
との境界が低温下においてより高電位側にシフトする。

したがって、テスト時にメモリセル駆動用接続線に供給
されるべき電位は温度に応じても変えられる必要がある
。

また、予め定められた一定時間１本のワード線が選択状
態とされるデイスターブテストによって不良と判断され
るインバータトランジスタのしきい値電圧範囲は、外部
条件の変動によるＭＯＳＦＥＴのしきい値電圧の変動お
よびメモリセル駆動電圧によって変動する。そのため、
テスト時のメモリセル駆動電圧が単一であると、使用条
件が限定されれば実使用可能であるトランジスタまでが
不良と判断される場合がある。このような問題を回避す
るには、インバータトランジスタの性能を多段階に評価
分別できるようにする必要がある。

上記のようなことを考慮した場合、テスト時メモリセル
に供給され得るメモリセル駆動電圧は複数ある方が望ま
、しい。第６図はそのような場合のテスト信号発生回路
およびテスト時／通常時電源回路の一例を示す回路図で
あり、本発明のさらに他の実施例を示す。第７図は第６
図に示されるテスト信号発生回路の動作を説明するため
に各信号の論理レベルを表形式で示す図である。第７図
において、′０”およびａ１＃は各々、ローレベルおよ
びハイレベルを示す。

第６図を参照して、テスト信号発生回路８３は、アドレ
ス信号入力用の外部端子ＡｏおよびＡ、にそれぞれ接続
される高電圧検出回路８４および８５と、２人力ＯＲゲ
ート８６，８８．９０．および９３と、インバータ８７
．８９および９１を含む。テスト時には外部端子Ａ。お
よびＡ、のうちの少なくとも一方にアドレス信号の電位
範囲外のレベルの信号、ここでは、アドレス信号の電位
範囲よりも高電位の信号が人力される。高電圧検出回路
８４および８５はそれぞれ、外部端子ＡｏおよびＡ、に
入力された信号が通常の電位レベル、すなわち、アドレ
ス信号の電位範囲よりも高電位であった場合にこれを検
出しハイレベルの信号をＡＯ’およびＡＩ’　として出
力する。

したがって、通常時には信号ＡＯ’　およびＡｌ１がと
もにローレベルとなる。信号ＡＯ’はＯＲゲート８６お
よび９０ならびにインバータ８７および９１に与えられ
る。信号Ａｌ’はＯＲゲート８６および８８ならびにイ
ンバータ８９および９２に与えられる。インバータ８７
および８９の出力はそれぞれＯＲゲート８８および９０
に与えられ、インバータ９１および９２の出力はともに
ＯＲゲート９３に与えられる。したがって、信号ＡＯ′
およびＡｌ’がともにローレベルである場合には、これ
らの信号を入力として受けるＯＲゲ−ト８６の出力信号
ＴＯのみがローレベルとなり、他のＯＲゲート８８．９
０．および９３の出力信号Ｔｌ、Ｔ２．およＵＴ３はす
べてハイレベルとなる（第７図（ａ）参照）。

外部端子Ａ。にのみ通常よりも高電位の電位が人力され
た場合には、高電圧検出回路８４の出力信号ＡＯ’だけ
がハイレベルとなる。したがって、この場合には第７図
（ｂ）に示されるように、信号ＡＯ’の反転信号および
信号ＡＩ’　を入力信号として受けるＯＲゲート８８の
出力信号Ｔ１のみがローレベルとなる。

外部端子Ａ、にのみ通常よりも高電位の信号が入力され
た場合には高電圧検出回路８５の出力信号ＡＩ’のみが
ハイレベルとなる。したがって、この場合には第７図（
Ｃ）で示されるように信号Ａｌ’の反転信号および信号
ＡＯ’　を入力信号として受けるＯ　Ｒゲート９０の出
力信号Ｔ２のみがローレベルとなる。

外部端子Ａ０およびＡ、にともに、通常よりも高電位の
信号が入力された場合は高電圧検出回路８４および８５
の出力信号ＡＯ’およびＡｌ’がともにハイレベルとな
る。したがって、この場合には第７図（ｄ）に示される
ように、信号ＡＯ’の反転信号および信号Ａ１の反転信
号を人力信号として受けるＯＲゲート９３の信号Ｔ３の
みがローレベルとなる。

上記各ＯＲゲートの出力信号ＴＯ〜Ｔ３はテスト信号と
して、電源電位ＶＣＣと各メモリセル駆動用接続線との
間に設けられるテスト時／通常時電源回路９４に入力さ
れるｔ電源回路９４において、テスト信号ＴＯ〜Ｔ３は
それぞれＰチャネルＭＯ８ＦＥＴＱＯ，Ｑｌ、Ｑ２およ
びＱ３のゲートに与えられる。電源回路９４において、
ＭＯＳＦＥＴＱＩと？ｌ！源電位Ｖｃｃとの間には１個
のＮチャネルＭＯＳＦＥＴＱ４が設けられ、ＭＯＳＦＥ
ＴＱ２と電源ＶＣＣとの間には２つのＮチャネルＭＯＳ
ＦＥＴＱ５およびＱ６の直列接続が設けられ、ＭＯＳＦ
ＥＴＱ３と電源ＶＣＣとの間には３個のＮチャネルＭＯ
ＳＦＥＴＱ７．Ｑ８．およびＱ９の直列接続が設けられ
、ＭＯＳＦＥＴＱＯは、電源電位ＶＣＣに直接接続され
る。ＭＯＳＦＥＴＱ４〜Ｑ９は各々、ダイオード接続さ
れ、常に導通状態にある。したがって、テスト信号ＴＯ
のみがローレベルになると、ＭＯＳＦＥＴＱＯのみが導
通しノードＮ６２に電源電位ＶＣＣが供給される。テス
ト信号Ｔ１のみがローレベルとなると、ＭＯＳＦＥＴＱ
Ｉだけが導通し、ノードＮ６２に電源電位ｖｃｅよりも
ＭＯＳＦＥＴＱ４のしきい値電圧Ｖｔｈ分低い電位Ｖｃ
ｃ　　ｖｔｈが供給される。テスト信号Ｔ２のみがロー
レベルとなると、ＭＯＳＦＥＴＱ２だけが導通し、ノー
ドＮ６２に電源電位ＶＣＣよりもＭＯＳＦＥＴＱ５およ
びＱ６のしきい値電圧の和、２×ｖｔｈだけ低い電位Ｖ
ｃ　ｃ−２ＸＶ１ｈが供給される。同様に、テスト信号
Ｔ３のみがローレベルになると、ノードＮ６２に、電源
電位ＶＣＣよりもＭＯＳＦＥＴＱ７．Ｑ８およびＱ９の
しきい値電圧の和、３×ｖｔｈだけ低い電位Ｖｃ　ｃ−
３ＸＶｔ１．が供給される。ノードＮ６２に供給された
電位は、この電源回路９４の出力電位として各メモリセ
ル駆動用接続線に与えられる。

そこで、テスト時において、外部端子Ａ０およびＡ、の
一方あるいは両方に通常よりも高電位の信号を選択的に
入力すれば、電源電位ＶＣＣよりも低い前記３８ｉ類の
電位”ＣＣ−”ｉ　ｈ　＋　”ＣＣ−２ＸＶｔｉ、およ
びＶｃ　ｃ−３ＸＶｔｈのうちのいずれかを選択的にメ
モリセルに供給できる。

第８図は、第７図に示される高電圧検出回路８４の構成
の一例を示す回路図である。第８図を参照して、外部端
子Ａ０にダイオード接続されたＮチャネルＭＯＳＦＥＴ
Ｑ−１を導通させる電位が与えられると、ノードＮ６３
には外部端子Ａ。に与えられた電位よりもダイオード接
続されたＮチャネルＭＯＳＦＥＴＱ−１〜Ｑ−ｍのしき
い値電圧の和（各ＭＯ８ＦＥＴのしきい値電圧をＶｔｈ
ｓこれらのＭＯＳＦＥＴの個数をｍで表わす。）ｍＸｖ
ｔｈだけ低い電位が与えられる。つまり、外部端子Ａ０
に与えられた電位がｍ個のＭＯＳＦＥＴＱ−１〜Ｑ−ｍ
の各々によってそのしきい値電圧針Ｖｔｈずつ引下げら
れてノードＮ６３に伝達される。これらのＭＯＳＦＥＴ
のしきい値電圧Ｖｔｈおよび個数ｍは、外部端千人〇に
通常よりも高い電位の信号が与えられた場合、すなわち
、テスト時にのみノードＮ６３の電位がハイレベルとな
るように設定される。ノードＮ６３の電位は電源電位Ｖ
ＣＣと接地電位ＧＮＤとの間に設けられる、Ｐチャネル
ＭＯ８ＦＥＴＱＩＩおよびＮチャネルＭＯ３ＦＥＴ０１
３の直列接続からなるインバータＩＮＶＩによって反転
された後、電源電位ｖｃｃと接地電位ＧＮＤとの間に設
けられる、ＰチャネルＭＯ８ＦＥＴＱ１２およびＮチャ
ネルＭＱＳＦＥＴＱ１４の直列接続からなるインバータ
ＩＮＶＩによってさらに反転されて信号ＡＯ’　として
出力される。したがって、外部端子Ａ。に通常よりも高
い電位の信号が入力されたときにのみノードＮ６３の電
位がハイレベルとなり信号ＡＯ′　もハイレベルとなる
。さらに、インバータＩＮＶ１の出力はＰチャネルＭＯ
９ＦＥＴＱＩＯのゲートにも与えられる。したがって、
ノードＮ６３の電位がハイレベルとなることによってイ
ンバータＩＮＶＩの出力がローレベルとなるとＭＯＳＦ
ＥＴＱＩＯが導通してノードＮ６３の電位には電源電位
ＶＣＣが伝達される。これによって、ノードＮ６３の電
位はハイレベルに固定される。これに伴い、出力信号Ａ
Ｏ’の電位もハイレベルに固定される。したがって、外
部端子ＡＯにテスト時であることを示す通常よりも高い
電位の信号が一旦人力されると、この高電圧検出回路か
らはハイレベルの信号が出力され続ける。

第９図は、上記のような高電圧検出回路における外部端
子Ａ。に与えられる信号の電位と出力信号ＡＯ’の電位
との関係を示すタイムチャート図である。第９図（ａ）
を参照して、実際のテストに際して外部端子ＡＯ’　に
与えられる信号の電位は、期間Ｔ、においてテスト信号
であることを示す通常よりも高いレベルときれ、その後
通常レベルに戻され、つまり、外部端子Ａ０にアドレス
信号が入力され、期間Ｔ２においてテストが行なわれる
。一方、信号ＡＯ’は、第９図（ｂ）に示されるように
、外部端子Ａ。に与えられる信号の電位が通常よりも高
いレベルとなることに応答してハイレベルとなり、以後
このレベルに保持される。

したがって、期間Ｔ２においても高電圧検出回路からは
ハイレベルの信号が出力されるため、第６図におけるテ
スト信号発生回路からは、テスト用電源回路の出力をテ
ストのための、電源電位ｖｃ０よりも低い電位に切換え
るテスト信号がテスト期間Ｔ２にあたって出力され続け
る。つまり、期間Ｔ１において第６図におけるテスト信
号発生回路８３およびテスト時／通常時電源回路９４が
テスト状態にセットされる。テスト期間Ｔ２においては
外部端子Ａ。に入力されるアドレス信号に応答して、Ｓ
ＲＡＭは通常通り動作しメモリセルの選択が行なわれる
。この結果、期間Ｔ２において電源電位ＶＣＣよりも低
い電位がメモリセルに供給された状態でデイスターブテ
ストを行なうことが可能となる。なお、第６図における
高電圧検出回路８５も、上記の高電圧検出回路８４と同
様に構成されればよい。

第４図および第６図で示される実施例では、アドレス信
号人力用および書込信号入力用の外部信号端子に与える
信号の状態（電圧レベルおよび立上がりタイミング）を
通常の範囲外にしこれを検出する回路をチップ上に設け
、この回路の出力に基づいてテスト信号を発生させた。

しかし、テスト信号作成のために用いる外部端子はこれ
らに限定されず任意に選ばれることが可能である。

第６図に示される実施例においては、複数のテスト信号
がＳＲＡＭ内において作成されたが、これらのテスト信
号を人力するための外部端子を新たに設け、外部からテ
スト信号を与えることももちろん可能である。しかし、
設は得る外部端子数に制限がある場合には既存の外部端
子を用いてＳＲＡＭ内部にてテスト信号を発生させる先
述の方法が有利である。

なお、ＳＲＡＭのモード（テスト時／通常時）とテスト
信号のレベルとの対応関係は、実施例におけるそれと逆
であってもよい。この場合には、このテスト信号を受け
て動作するテスト用電源回路等の内部回路の極性も反転
される。

［発明の効果］ 以上のように本発明によれば、テストモードにおいてメ
モリセル駆動用接続線に供給される駆動電圧を通常モー
ドの場合よりも低く設定することができるので、異常な
しきい値電圧を有するインバータトランジスタを含むメ
モリセルが従来よりも短時間で検出される。この結果、
スタティック型半導体記憶装置に対するデイスクープテ
ストに要する時間が短縮化される。

さらに本発明によれば、テストモードにおいてメモリセ
ル駆動用接続線に供給される駆動電圧を複数の大きさの
駆動電圧の中から選択的に設定できるため、メモリセル
に含まれるインバータトランジスタの性能を多段階に評
価したり、外部条件に応じた条件でスタティック型半導
体記憶装置の性能をテストすることが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す、ＳＲＡＭの部分回路
図、第２図は従来および本発明に係るＳＲＡＭのデイス
ターブテスト時の特性の違いを説明するための波形図、
第３図は本発明の他の実施例を示すテスト用電源回路の
回路図、第４図は本発明のさらに他の実施例を示すテス
ト信号発生回路の回路図、第５図は第４図に示されるテ
スト信号発生回路の動作を説明するための波形図、第６
図は本発明のさらに他の実施例を示す、テスト信号発生
回路およびテスト時／通常時電源回路の回路図、第７図
は第６図に示されるテスト信号発生回路の動作を説明す
るための真理値表を示す図、第８図は第６図に示される
高電圧検出回路の具体例を示す回路図、第９図は第８図
に示される高電圧検出回路の動作を説明するためのタイ
ムチャート図である。さらに、第１０図は従来および本
発明に係るＳＲＡＭの全体構成を示す概略ブロック図、
第１１図は従来のＳＲＡＭにおけるメモリセルアレイを
１列のメモリセルについて示す回路図、第１２図はメモ
リセルが半導体基板上に形成される際のレイアウトを示
す平面図、第１３図は従来のＳＲＡＭにおいて行方向に
隣接するメモリセルの等価回路を寄生抵抗を考慮して示
す回路図である。 図において、２１ａ〜２１ｎはメモリセル、２２は接続
線、２３はおよび２４はビット線、２５ａおよび２５ｂ
はワード線、６０ａおよび６０ｂはメモリセル駆動用接
続線、７０は通常時用電源回路、７１はテスト用電源回
路、７２および８３はテスト信号発生回路、９４はテス
ト時／通常時電源回路、Ｗ、Ａｏ％Ａ、は外部端子であ
る。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 スタティック型半導体記憶装置であって、 各々がフリップフロップから成り、かつ、行および列の
   マトリックスに配列された複数個のメモリセルと、 前記メモリセルの列に沿って設けられ、かつ、各メモリ
   セルに接続される複数個のビット線と、前記複数個のメ
   モリセルに接続されて、前記メモリセルを駆動する電圧
   源とを備え、前記電圧源は複数の大きさの駆動電圧を含
   み、 前記半導体記憶装置の通常モードと、少なくとも１つの
   テストモードとをそれぞれ指示する指示手段と、 前記指示手段からの指示出力に応答して、前記電圧源の
   駆動電圧の大きさを選択する選択手段とをさらに備えた
   、スタティック型半導体記憶装置。