JPH0612896A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0612896A
JPH0612896A JP4109409A JP10940992A JPH0612896A JP H0612896 A JPH0612896 A JP H0612896A JP 4109409 A JP4109409 A JP 4109409A JP 10940992 A JP10940992 A JP 10940992A JP H0612896 A JPH0612896 A JP H0612896A
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JP4109409A
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Yasuhiro Nanba
靖弘 難波
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NEC Corp
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Abstract

(57)【要約】 【目的】ＬＳＩ試験装置を用いてダイナミックＲＡＭの
良品を選別する際に、初期デジット不良品の抽出を容易
にするための回路を内蔵するダイナミックＲＡＭを提供
する。 【構成】テストモード発生回路７の出力信号であるテス
トモード信号ＨＶＳＴ，ＡＧＥＩＮＧ，ＡＧＥＧＮＤを
用いて、メモリセルのビット線対極及びメモリセル対極
にそれぞれ内部の高位電源電位の１／２レベルを供給す
る１／２電位発生回路９を制御し、ビット線対極及びメ
モリセル対極をフローティングにすることによってビッ
ト線不良のダイナミックＲＡＭの抽出を容易にすること
ができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特にダイナミックＲＡＭのテストモードに関する。
【０００２】
【従来の技術】従来の半導体記憶装置のダイナミックＲ
ＡＭのブロック図を図４に示す。ブロック図のうちＹ−
デコード部４のＹスイッチ，メモリアレイ部５，センス
アンプ・ＴＧスイッチ部６，電源投入時の１／２電位発
生回路部８，通常時の１／２電位発生回路部９の回路図
を図５に示す。更に図５のうちメモリセル部を除いた動
作タイミングチャートを図６に示す。
【０００３】一般にダイナミックＲＡＭは図４に示すよ
うにメモリセルアレイ部５のセルデータの読み出しと書
き込みを行なう。アドレス（ＡＤＤ）をＸ（ＲＯＷ）ア
ドレス、及びＹ（ＣＯＬＵＭＮ）アドレスとしてそれぞ
れラッチ・ドライバー１，２ブロックでラッチし、Ｙ−
デコーダ４及びＸ−デコーダ３に送る。前記Ｘ，Ｙデコ
ーダ４，３により選択されたメモリアレイ部５のセルデ
ータがセンスアンプ・ＴＧスイッチ部６により増幅され
そのデータがＹデコーダ部４のＹスイッチを開くことに
より、Ｉ／０バスラインに出力される。更にそのバスラ
イン上のデータをデータアンプ１０で増幅して、データ
アウトバッファ１２を通してデータ出力端子ＤＯＵＴに
出力される。データ入力端子ＤＩＮ側もデータインバッ
ファ１３を通してライトアンプ１１に入力され、その後
は読み出しと全く逆の過程でセルにデータが書き込まれ
る。すなわちセルデータのＲＥＡＤ，ＷＲＩＴＥを基本
的な機能としてもつ。
【０００４】しかし、一般にこのようなダイナミックＲ
ＡＭには、セル容量のリークが存在している。また、Ｍ
ＯＳトランジスタのソース及びドレイン電極は、基板と
はＰＮジャンクションによって分離されているが、実際
には微少なリークが存在している。これらのリーク電流
によってビット線（ディジット線）不良が引き起こされ
ている。
【０００５】従来の回路では、第５，６図で示すよう
に、まずパワーオン時には（パワーオン信号ＰＯＮＡ）
が立ち上がる。このパワーオン信号ＰＯＮＡは内部電圧
ＶＩＮＴとリファレンス電圧ＶＲＥＦを比較（実際には
１／２ＶＩＮＴと１／２ＶＲＥＦ）して１／２ＶＩＮＴ
＝１／２ＶＲＥＦになったことを感知して、立ち下がる
信号である（図６（ａ））。反転パワーオン信号ＰＯＮ
Ｂは、パワーオン信号ＰＯＮＡの逆相クロックである
（図６（ｂ））。反転パワーオン信号ＰＯＮＢによって
電源投入時の１／２電位（１／２ＶＩＮＴ）発生回路８
と通常時の１／２電位発生回路９とを切り替えている。
反転パワーオン信号ＰＯＮＢがロウレベルの場合はＮチ
ャネル型絶縁ゲート電界効果トランジスタ（以下、Ｎチ
ャンネル型トランジスタと称す）Ｑ48，Ｑ50が非導通に
なっているため通常時の１／２電位発生回路９からのセ
ル対極用１／２電位発生回路９からのセル対極用１／２
電位ＨＶＣ１Ｐ，ビット線対極用１／２電位ＨＶＣＤに
対する内部の高位電源電位ＶＩＮＴの１／２ＶＩＮＴの
供給はストップされている。その場合電源投入時の１／
２電位（１／２ＶＩＮＴ）発生回路８の方が動作してお
り、パワーオン信号ＰＯＮＡが立ち下がる迄、１／２Ｖ
ＩＮＴをセル対極用１／２電位ＨＶＣ１Ｐ、ビット線対
極用１／２電位ＨＶＣＤに供給している（図６Ａ期
間）。
【０００６】まず、電源投入時１／２電位発生回路９の
動作を説明する。
【０００７】反転パワーオン信号ＰＯＮＢはロウレベル
であるのでＰチャネル型絶縁ゲート電界効果トランジス
タ（以下、Ｐチャンネルトランジスタと称す）Ｑ45は導
通している。そのために、ＮチャネルトランジスタＱ39
のゲートにはリファレンス電圧ＶＲＥＦ（図６（ｃ））
のレベルの抵抗Ｒ1 とＲ2 の抵抗分割による電位が与え
られている。ＮチャネルトランジスタＱ36，Ｑ37，
Ｑ38，Ｑ39で構成されているのはカレントミラーアンプ
と呼ばれているものである。このカレントミラーアップ
によるセル対極用１／２電位ＨＶＣ１Ｐのレベルがリフ
ァレンス信号ＶＲＥＦの抵抗分割レベルと等しくなる。
この電圧は実際には１／２ＶＲＥＦレベルになってい
る。
【０００８】このようにしてセル対極用１／２電位ＨＶ
Ｃ１Ｐのレベルが１／２ＶＩＮＴレベルになったところ
でパワーオン信号ＰＯＮＡがロウレベルになる（図６
（ａ））。ビット線対極用１／２電位ＨＶＣＤに関して
は、パワーオン信号ＰＯＮＡが１／２ＶＩＮＴレベルに
なるとＮチャネルトランジスタＱ43，Ｑ44が導通する。
従ってビット線対極用１／２電位ＨＶＣＤもセル対極用
１／２電位ＨＶＣ１Ｐのレベルである１／２ＶＩＮＴレ
ベルに立ち上がることになる（図６（ｆ），（ｇ））。
このようにして電源投入時にセル対極用１／２電位ＨＶ
Ｃ１Ｐとビット線対極用１／２電位ＨＶＣＤが１／２Ｖ
ＩＮＴレベルに立ち上がると、パワーオン信号ＰＯＮＡ
がロウレベル，反転パワーオン信号がハイレベルになる
ことにより（図６（ａ），（ｂ）），Ｎチャネルトラン
ジスタＱ43，Ｑ44が切り離され１／２ＶＩＮＴの供給が
電源投入時１／２電位（１／２ＶＩＮＴ）発生回路８か
ら通常時の１／２電位発生回路９に移る。
【０００９】次に通常時１／２電位発生回路９の動作に
ついて説明する。通常時には、パワーオン信号ＰＯＮＡ
はロウレベル，反転パワーオン信号ＰＯＮＢはハイレベ
ルになっているためにＮチャンネルトランジスタＱ48，
Ｑ50が導通している。テストモード信号ＡＧＥＩＮＧと
ＡＧＥＧＮＤはテストモード（デバイスメーカー側が用
いるモードで、メモリが正確に動作しているか調べるた
めに用いる。そのうちの１つにパラレルテストモードと
いう複数のビットを同時にテストするものがある。）の
１つである。
【００１０】テストモード発生回路により、選択される
とハイレベルになる。その他の場合は常にＬｏｗレベル
である（図（ｄ）（ｅ））。この場合はロウレベルであ
るので、ＮＯＲゲートＮＲ2 はハイレベルを出力しＮチ
ャンネルトランジスタＱ47が導通している。インバータ
ＩＶ5 によりハイレベルになりＰチャンネルトランジス
タＱ47が導通している。インバータＩＶ5 によりハイレ
ベルになりＰチャンネルトランジスタＱ46は非導通，イ
ンバータＩＶ6 ，ＩＶ7 によりロウレベルになりＮチャ
ンネルトランジスタＱ49は非導通になる。そのため１／
２ＶＩＮＴレベルがセル対極用１／２電位ＨＶＣ１Ｐと
ビット線対極用１／２電位ＨＶＣＤとして出力される
（図６（ｆ），（ｇ））。
【００１１】次に、セル対極用１／２電位ＨＶＣ１Ｐ，
ビット線対極用１／２電位ＨＶＣＤは１／２ＶＩＮＴ供
給信号線であるがそれぞれの動作について説明する。
【００１２】セル対極用１／２電位ＨＶＣ１Ｐは図５に
示すようにメモリセル容量Ｃ５，Ｃ６の対極につなが
り、ビット線対極用１／２電位ＨＶＣＤはＮチャネルト
ランジスタＱ53，Ｑ54，Ｑ55で作られているビット線対
極用トランジスタにバランス用として接続されている。
従来例ではパワーオンと同時にセル対極，ビット線対極
に１／２ＶＩＮＴが供給され続けることになる。そのた
めリーク電流が流れにくく、ビット線不良が初期の段階
で起こりにくくなっている。使用期間が長くなればなる
ほどリーク電流が多くなるので、ビット線不良が起こり
易くなり、このような不良品がダイナミックＲＡＭの信
頼性を低下させていた。
【００１３】
【発明が解決しようとする課題】従来例では、パワーオ
ンと同時にセル対極，ビット線対極に１／２ＶＩＮＴが
供給され続けることになる。そのため、リーク電流が流
れにくく、従ってビット線不良が初期の段階では起こり
にくい状態になっている。使用期間が長くなればなる程
リーク電流が次代に増大してくることになり、ビット線
不良も起り易くなる。このような潜在的なビット線不良
を含むため、ダイナミックＲＡＭの信頼性が低いと云う
欠点を有している。
【００１４】本発明の目的は、前述した従来の欠点を除
去することにより、ダイナミックＲＡＭの初期ディジッ
ト不良品の抽出が、工場における選別工程の段階で容易
に実施出来るダイナミックＲＡＭを提供することにあ
る。
【００１５】
【課題を解決するための手段】本発明の特徴は、メモリ
セル及びダミーセルを有する２組のビット線対極を有
し、前記メモリセルのメモリ容量に基準電位を与える電
極と、前記ビット線対極に内部電源電位の１／２のレベ
ルを印加するための１／２電位発生回路と、前記１／２
電位発生回路にテストモード信号を供給するテストモー
ド発生回路とを有する半導体記憶装置において、メモリ
セル対極及び前記ビット線対極への１／２電位レベルの
供給を第１，第２及び第３のテストモード信号により停
止させる手段を有することにある。
【００１６】前記手段は、前記１／２電位レベルを一方
の電極に入力し、ゲートに前記第１のテストモード信号
又はその反転信号を入力する第１の絶縁ゲート電界効果
トランジスタの他方の電極を第２及び第６の絶縁ゲート
電界効果トランジスタの一方の電極にそれぞれ接続し、
前記第２のテストモード信号を第１のインバータを介し
て一方の電極を高位電源線に接続する第４の絶縁ゲート
電界効果トランジスタのゲートに、前記第３の信号を第
２及び第３のインバータを介して一方の電極を接地線に
接続する第３の絶縁ゲート電界効果トランジスタのゲー
トに、前記第２及び第３のテストモード信号をＮＯＲゲ
ートに入力し、その出力を前記第２の絶縁ゲート電界効
果トランジスタのゲートに入力し、パワーオン信号を第
５及び第６の絶縁ゲート電界効果トランジスタのゲート
にそれぞれ入力し、前記第２，第３，第４及び第５の絶
縁ゲート電界効果トランジスタの他方の電極を共通接続
するとともに、前記第５の絶縁ゲート電界効果トランジ
スタの他方の電極を前記セル対極への１／２電位出力端
とし、前記第６の絶縁ゲート電界効果トランジスタの他
方の電極を前記ビット線対極への１／２電位出力端とす
ることができる。
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【００１８】図１は本発明の半導体記憶装置の一実施例
を含むダイナミックＲＡＭのブロック図であり、図２は
電源投入時の１／２電位発生回路、通常時の１／２電位
発生回路、メモリセルアレイ部の回路図であり、図３は
１／２電位発生回路の動作を説明するためのタイミング
チャートである。
【００１９】図１によれば、従来例との違いは、テスト
モード発生回路７から従来のテストモード信号ＡＧＥＩ
ＮＧ（第２のテストモード信号）及びテストモード信号
ＡＧＥＧＮＤ（第３のテストモード信号）の外に、１／
２電位供給停止信号ＨＶＳＴ（第１のテストモード信
号）を通常時の１／２電位発生回路９の入力に印加する
ように構成したことである。
【００２０】通常時の１／２電位発生回路９は、１／２
ＶＣＣレベル（１／２ＶＣＣは内部電源電位ＶＩＮＴの
１／２のことであるから、以下１／２ＶＩＮＴと称す）
を一方の電極に入力し、ゲートにテストモード信号ＨＶ
ＳＴを入力する第１のＮチャネルトランジスタＱ15の他
方の電極を第２及び第６のＮチャネルトランジスタ
Ｑ2 ，Ｑ16の一方の電極にそれぞれ接続する。テストモ
ード信号ＡＧＥＩＮＧを第１のインバータＩＶ1 を介し
て一方の電極を高位電源線に接続する第４のＰチャネル
トランジスタＱ11のゲートに、テストモード信号ＡＧＥ
ＧＮＤを第２及び第３のインバータＩＶ2 ，ＩＶ3 を介
して一方の電極を接地線に接続する第３のＮチャネルト
ランジスタＱ14のゲートに、テストモード信号ＡＧＥＩ
ＮＧ及びＡＧＥＧＮＤをＮＯＲゲートＮＲ1 に入力し、
その出力を第２のＮチャネルトランジスタＱ2 のゲート
に入力する。パワーオン信号ＰＯＮＡを第５及び第６の
ＮチャネルトランジスタＱ13，Ｑ16のゲートにそれぞれ
入力し、第２，第３，第４及び第５のＮチャネルトラン
ジスタＱ2 ，Ｑ14，Ｑ11，Ｑ13の他方の電極を共通接続
するとともに、第５のＮチャネルトランジスタＱ13の他
方の電極をメモリセル対極への１／２電位出力端とし、
第６のＮチャネルトランジスタＱ16の他方の電極をビッ
ト線対への１／２電位出力端とする。
【００２１】次に、電源投入時の動作を説明する。
【００２２】ダイナミックＲＡＭは、一般に、工場にお
ける選別工程で内部回路の動作を確認するためのパラレ
ルテストモードを有している。１６メガダイナミックＲ
ＡＭでは反転ＣＡＳビフォア反転ＲＡＳリフレッシュサ
イクル時に反転ＷＥをロウレベルにしたとき１６ビット
パラレルテストモードに入る。
【００２３】パワーオンになると、パワーオン信号ＰＯ
ＮＡが立ち上り、ＮチャネルトランジスタＱ5 を導通す
るため、ＰチャネルトランジスタＱ1 ，Ｑ3 とＮチャネ
ルトランジスタＱ2 ，Ｑ4 で構成するカレントミラーア
ンプにより、セル対極用１／２電位ＨＶＣ１Ｐはリフア
レンス電圧ＶＲＥＦ（図３（Ｃ））を抵抗Ｒ1 ，Ｒ2で
分圧した１／２のリフアレンス電圧に等しい電圧（１／
２ＶＩＮＴ＝１／２ＶＲＥＦ）になる。
【００２４】一方、ビット線対極用１／２電位ＣＨＶＣ
Ｄは、パワーオン信号ＰＯＮＡによりＰチャネルトラン
ジスタＱ6 は非導通、ＮチャネルトランジスタＱ8 ，Ｑ
9 は導通、カレントミラーアンプによりＰチャネルトラ
ンジスタＱ7 を導通するため、同様に１／２ＶＩＮＴレ
ベルとなる。このとき、パワーオン信号ＰＯＮＢはまだ
ロウレベルであるからＮチャネルトランジスタＱ8 ，Ｑ
9 は非導通であり、従って通常時の１／２電位発生回路
９からはセル対極用１／２電位ＨＶＣ１Ｐとビット線対
極用１／２電位ＣＨＶＣＤは供給されない。
【００２５】セル対極用１／２電位ＨＶＣ１Ｐが１／２
ＶＩＮＴレベルになったところで、パワーオン信号ＰＯ
ＮＡはロウレベルとなる（図３（ａ））。パワーオン信
号ＰＯＮＡがロウレベルになると、パワーオン信号ＰＯ
ＮＢがハイレベルに立ち上がる（図３（ｂ））。パワー
オン信号ＰＯＮＡがロウレベルになるから、Ｎチャネル
トランジスタＱ8 ，Ｑ9 ，Ｑ10は非導通、パワーオン信
号ＰＯＮＢがハイレベルになると、Ｎチャネルトランジ
スタＱ13，Ｑ16は導通となり、通常時の１／２電位発生
回路９からセル対極用１／２電位ＨＶＣ１Ｐとビット線
対極用１／２電位ＣＨＶＣＤが供給される（図３Ｂ期
間）。
【００２６】次に通常時の１／２電位発生回路９の動作
を説明する。
【００２７】テストモード信号ＡＧＥＩＮＧ，ＡＧＥＧ
ＮＤは通常は共にロウレベルであるから（図３（ｄ），
（ｅ））、ＮＯＲゲートＮＲ1 の出力はハイレベルとな
り、ＮチャネルトランジスタＱ12が導通する。Ｐチャネ
ルトランジスタＱ11はインバータＩＶ1 の出力がハイレ
ベルであるから非導通、ＮチャネルトランジスタＱ14は
インバータＩＶ3 の出力がロウレベルであらから非導通
の状態にある。ここで、反転ＣＡＳ信号の立ち下りのタ
イミングに同期して所定のアドレスが設定されると、テ
ストモード信号ＨＶＳＴがハイレベルとなる（図３
（ｈ））が、インバータＩＶ1 でロウレベルになりＮチ
ャネルトランジスタＱ15は非導通となって１／２ＶＩＮ
Ｔの供給を停止し、セル対極用１／２電位ＨＶＣ１Ｐと
ビット線対極用１／２電位ＣＨＶＣＤは電位供給のない
フローティング状態となる（図３（ｆ），（ｇ），Ｃ期
間）。
【００２８】このフローティング状態の期間は、リーク
不良が潜在するダイナミックＲＡＭの場合、そのメモリ
セルが保持するデータ、又はデジット線でのリークが起
り易くなる。従って、ＬＳＩ試験装置等による選別工程
においてリークによるセルのハイレベルデータの消失が
リード時に抽出し易くなる。
【００２９】なお、上述の実施例では、１／２電位レベ
ル（１／２ＶＩＮＴ）を入力するトランジスタＱ15をＮ
チャネルトランジィスタで説明したが、これはＰチャネ
ルトランジスタでもよく、その場合はセル対極用１／２
電位ＨＶＣ１Ｐとビット線対極用１／２ＶＣ信号ＣＨＶ
ＣＤを電位供給のないフローティング状態にするには、
テストモード信号ＨＶＳＴのハイレベルを前記Ｐチャネ
ルトランジスタのゲートに印加すればよい。
【００３０】
【発明の効果】以上説明したように、本発明の半導体記
憶装置はテストモード発生回路７の出力信号を用いて、
メモリセルのビット線対極及びメモリセル対極にそれぞ
れ内部の高位電源（ＶＩＮＴ）の１／２電位を供給する
１／２電位発生回路９を制御し、その出力によってビッ
ト線をフローティングにする。ビット線がフローティン
グになると、もともとリークの多いトランジスタが潜在
するメモリセルの場合は、そのリーク電流が流れるよう
になるため、ＬＳＩ試験装置を用いてダイナミックＲＡ
Ｍの良品を選別する際に、初期デジット不良品の抽出を
容易にすることができ、従ってリーク不良が潜在するダ
イナミックＲＡＭの混入を未然に防止し、信頼性の高い
製品を提供できるという効果を有している。
【図面の簡単な説明】
【図１】本発明の一実施例を含むダイナミックＲＡＭを
示すブロック図である。
【図２】本実施例の通常時の１／２電位発生回路と、そ
の周辺回路を示す回路図である。
【図３】本実施例における通常時の１／２電位発生回路
動作を説明するためのフローチャートである。
【図４】従来のダイナミックＲＡＭを示すブロック図で
ある。
【図５】従来の通常時の１／２電位発生回路と、その周
辺回路を示す回路図である。
【図６】従来の通常時の１／２電位発生回路動作を説明
するためのフローチャートである。
【符号の説明】
７ テストモード発生回路 ８ 電源投入時の１／２電位発生回路 ９ 通常時の１／２電位発生回路 ＩＶ1 〜Ｖ4 インバータ ＮＲ1 ＮＯＲゲート Ｑ11 Ｐチャネルトランジスタ Ｑ12〜Ｑ16 Ｎチャネルトランジスタ ＨＶＳＴ 第１のテストモード信号 ＡＧＥＩＮＧ 第２のテストモード信号 ＡＧＥＧＮＤ 第３のテストモード信号 １／２ＶＩＮＴ 内部の高位電源電位の１／２レベル

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 メモリセル及びダミーセルを有する２組
    のビット線対極を有し、前記メモリセルのメモリ容量に
    基準電位を与える電極と、前記ビット線対極に内部電源
    電位の１／２のレベルを印加するための１／２電位発生
    回路と、前記１／２電位発生回路にテストモード信号を
    供給するテストモード発生回路とを有する半導体記憶装
    置において、メモリセル対極及び前記ビット線対極への
    １／２電位レベルの供給を第１，第２及び第３のテスト
    モード信号により停止させる手段を有することを特徴と
    する半導体記憶装置。
  2. 【請求項２】 前記手段は、前記１／２電位レベルを一
    方の電極に入力し、ゲートに前記第１のテストモード信
    号又はその反転信号を入力する第１の絶縁ゲート電界効
    果トランジスタの他方の電極を第２及び第６の絶縁ゲー
    ト電界効果トランジスタの一方の電極にそれぞれ接続
    し、前記第２のテストモード信号を第１のインバータを
    介して一方の電極を高位電源線に接続する第４の絶縁ゲ
    ート電界効果トランジスタのゲートに、前記第３の信号
    を第２及び第３のインバータを介して一方の電極を接地
    線に接続する第３の絶縁ゲート電界効果トランジスタの
    ゲートに、前記第２及び第３のテストモード信号をＮＯ
    Ｒゲートに入力し、その出力を前記第２の絶縁ゲート電
    界効果トランジスタのゲートに入力し、パワーオン信号
    を第５及び第６の絶縁ゲート電界効果トランジスタのゲ
    ートにそれぞれ入力し、前記第２，第３，第４及び第５
    の絶縁ゲート電界効果トランジスタの他方の電極を共通
    接続するとともに、前記第５の絶縁ゲート電界効果トラ
    ンジスタの他方の電極を前記セル対極への１／２電位出
    力端とし、前記第６の絶縁ゲート電界効果トランジスタ
    の他方の電極を前記ビット線対極への１／２電位出力端
    とすることを特徴とする請求項１に記載の半導体記憶装
    置。
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