JPH0346267A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0346267A JPH0346267A JP1181501A JP18150189A JPH0346267A JP H0346267 A JPH0346267 A JP H0346267A JP 1181501 A JP1181501 A JP 1181501A JP 18150189 A JP18150189 A JP 18150189A JP H0346267 A JPH0346267 A JP H0346267A
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- Japan
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- gate
- mos transistor
- film
- formation region
- oxide film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置に係り、詳しくは、ＭＯＳトラン
ジスタを集積化した半導体装置に関するものである。
ジスタを集積化した半導体装置に関するものである。
［従来技術］
ＭＯＳトランジスタの飽和電流よりｓａｔは次のように
表される。
表される。
・・・ （１）
ただし、Ｚはチャネル幅、μｎは移動度、εＯＸはグー
１〜酸化膜の誘電率、ｄはゲート酸化膜の膜厚、Ｌはチ
ャネル長、ＶＧはゲート電圧、ＶＴはしきい値電圧であ
る。
１〜酸化膜の誘電率、ｄはゲート酸化膜の膜厚、Ｌはチ
ャネル長、ＶＧはゲート電圧、ＶＴはしきい値電圧であ
る。
そして、ＭＯＳトランジスタの電流容量を大きくするた
めに、ゲート酸化膜の膜厚ｄを小さくするとともに微細
化してチャネル長りを小さくすることが行なわれていた
。
めに、ゲート酸化膜の膜厚ｄを小さくするとともに微細
化してチャネル長りを小さくすることが行なわれていた
。
［発明が解決しようとする課題］
ところが、ゲート酸化膜を薄くすると、ＩＣにおける入
出力トランジスタのゲート絶縁耐圧が小さくなってしま
う欠点があった。このため入出力用にバイポーラトラン
ジスタを集積化したＩＣを用いていたが、マスク枚数が
増加する欠点があった。
出力トランジスタのゲート絶縁耐圧が小さくなってしま
う欠点があった。このため入出力用にバイポーラトラン
ジスタを集積化したＩＣを用いていたが、マスク枚数が
増加する欠点があった。
この発明の目的は、ゲート耐圧が高く、しかも電流容量
の大きなＭＯＳトランジスタを容易に集積できる半導体
装置の製造方法を提供することにある。
の大きなＭＯＳトランジスタを容易に集積できる半導体
装置の製造方法を提供することにある。
［課題を解決するための手段］
第１の発明は、シリコン基板の主面での、第１のＭＯＳ
トランジスタのゲート形成領域と第２のＭＯＳトランジ
スタのゲート形成領域に第１のＭＯＳトランジスタのゲ
ート電極材料をそれぞれ配置する第１■程と、前記第１
のＭｏ３ トランジスタのゲート電極材料をマスクとし
てイオン注入して第１及び第２のＭＯＳトランジスタの
ソース・ドレイン領域をそれぞれ形成する第２工程と、
前記第２のＭＯＳトランジスタのゲート形成領域に配置
した第１のＭＯＳトランジスタのゲート電極材料を除去
する第３工程と、第２のＭＯＳトランジスタのゲート形
成領域に誘電率がシリコン酸化膜より高い高誘電率膜を
ゲート絶縁膜として形成する第４工程とからなる半導体
装置の製造方法をその要旨とする。
トランジスタのゲート形成領域と第２のＭＯＳトランジ
スタのゲート形成領域に第１のＭＯＳトランジスタのゲ
ート電極材料をそれぞれ配置する第１■程と、前記第１
のＭｏ３ トランジスタのゲート電極材料をマスクとし
てイオン注入して第１及び第２のＭＯＳトランジスタの
ソース・ドレイン領域をそれぞれ形成する第２工程と、
前記第２のＭＯＳトランジスタのゲート形成領域に配置
した第１のＭＯＳトランジスタのゲート電極材料を除去
する第３工程と、第２のＭＯＳトランジスタのゲート形
成領域に誘電率がシリコン酸化膜より高い高誘電率膜を
ゲート絶縁膜として形成する第４工程とからなる半導体
装置の製造方法をその要旨とする。
第２の発明は、シリコン基板の主面に絶縁膜を全面に配
置する第１工程と、コンデンサ形成領域とＭＯＳトラン
ジスタのゲート形成領域の前記絶縁膜を共通のマスクを
用いて除去する第２工程と、コンデンサ形成領域とＭＯ
Ｓトランジスタのゲート形成領域に、誘電率がシリコン
酸化膜より高い高誘電率膜をコンデンサの誘電体膜及び
ＭＯＳトランジスタのゲート絶縁膜として形成する第３
工程とからなる半導体装置の製造方法を要旨とするもの
である。
置する第１工程と、コンデンサ形成領域とＭＯＳトラン
ジスタのゲート形成領域の前記絶縁膜を共通のマスクを
用いて除去する第２工程と、コンデンサ形成領域とＭＯ
Ｓトランジスタのゲート形成領域に、誘電率がシリコン
酸化膜より高い高誘電率膜をコンデンサの誘電体膜及び
ＭＯＳトランジスタのゲート絶縁膜として形成する第３
工程とからなる半導体装置の製造方法を要旨とするもの
である。
［作用］
第１の発明は、第１工程によりシリコン基板の主面での
、第１のＭＯＳトランジスタのゲート形成領域と第２の
ＭＯＳトランジスタのゲート形成領域に第１のＭＯＳト
ランジスタのゲート電極材料がそれぞれ配置され、第２
工程により第１のＭＯＳトランジスタのゲート電極材料
をマスクとしてイオン注入して第１及び第２のＭＯＳト
ランジスタのソース・ドレイン領域がそれぞれ形成され
る。そして、第３工程により第２のＭｏ３ トランジス
タのゲート形成領域に配置した第１のＭＯＳトランジス
タのゲート電極材料が除去され、第４工程により第２の
ＭＯＳトランジスタのゲート形成領域に誘電率がシリコ
ン酸化膜より高い高誘電率膜がゲート絶縁膜として形成
される。その結果、第１のＭＯＳトランジスタを有する
ＩＣに対し第２のＭＯＳトランジスタが集積される。
、第１のＭＯＳトランジスタのゲート形成領域と第２の
ＭＯＳトランジスタのゲート形成領域に第１のＭＯＳト
ランジスタのゲート電極材料がそれぞれ配置され、第２
工程により第１のＭＯＳトランジスタのゲート電極材料
をマスクとしてイオン注入して第１及び第２のＭＯＳト
ランジスタのソース・ドレイン領域がそれぞれ形成され
る。そして、第３工程により第２のＭｏ３ トランジス
タのゲート形成領域に配置した第１のＭＯＳトランジス
タのゲート電極材料が除去され、第４工程により第２の
ＭＯＳトランジスタのゲート形成領域に誘電率がシリコ
ン酸化膜より高い高誘電率膜がゲート絶縁膜として形成
される。その結果、第１のＭＯＳトランジスタを有する
ＩＣに対し第２のＭＯＳトランジスタが集積される。
第２の発明は、第１工程によりシリコン基板の主面に絶
縁膜が全面に配置され、第２工程によりコンデンサ形成
ｆａ域とＭＯＳトランジスタのゲート形成領域の前記絶
縁膜が共通のマスクを用いて除去され、第３工程により
コンデンサ形成領域とＭＯＳトランジスタのゲート形成
領域に、誘電率がシリコン酸化膜より高い高誘電率膜が
コンデンサの誘電体膜及びＭＯＳトランジスタのゲート
絶縁膜として形成される。その結果、大容量のコンデン
サを有するＩＣに対しＭＯＳトランジスタが集積される
。
縁膜が全面に配置され、第２工程によりコンデンサ形成
ｆａ域とＭＯＳトランジスタのゲート形成領域の前記絶
縁膜が共通のマスクを用いて除去され、第３工程により
コンデンサ形成領域とＭＯＳトランジスタのゲート形成
領域に、誘電率がシリコン酸化膜より高い高誘電率膜が
コンデンサの誘電体膜及びＭＯＳトランジスタのゲート
絶縁膜として形成される。その結果、大容量のコンデン
サを有するＩＣに対しＭＯＳトランジスタが集積される
。
［第１実施例］
以下、この発明を具体化した一実施例を図面に従って説
明する。
明する。
第１図には第１のＭＯＳトランジスタとしてのシリコン
ゲートＭＯＳトランジスタ１と第２のＭＯＳトランジス
タとしてのアルミゲートＭＯＳトランジスタ２とを集積
化した半導体装置を示す。
ゲートＭＯＳトランジスタ１と第２のＭＯＳトランジス
タとしてのアルミゲートＭＯＳトランジスタ２とを集積
化した半導体装置を示す。
又、第２図〜第７図はその製造工程を示す。
まず、第２図に示すように、ＬＯＣＯ３法によりフィー
ルド酸化膜５を形成する。即ち、Ｐ型シリコン基板３の
主面に、５００Ａの酸化膜を形成し、その後ＬＰＣＶＤ
法によって窒化シリコン膜を９００Ａの厚さで形成する
。この窒化シリコン膜の一部は、ホトエツチングにより
除去されるもので、この窒化シリコン膜の除去部分にイ
オン注入法を用いてボロン原子を注入し、Ｐチャネルス
トッパ４を形成する。次に、拡散炉を用いて酸化雰囲気
中で酸化して、９０００Ａのフィールド酸化膜５を形成
する。この後、フィールド酸化膜５形成領域を除いて存
在する窒化シリコン膜及びその下層の５００Ａの酸化膜
を除去する。その後、日Ｃ，ｌｌａ化法によって、シリ
コン酸化ｌ１６を形成する。その結果、第２図に示すよ
うになる。
ルド酸化膜５を形成する。即ち、Ｐ型シリコン基板３の
主面に、５００Ａの酸化膜を形成し、その後ＬＰＣＶＤ
法によって窒化シリコン膜を９００Ａの厚さで形成する
。この窒化シリコン膜の一部は、ホトエツチングにより
除去されるもので、この窒化シリコン膜の除去部分にイ
オン注入法を用いてボロン原子を注入し、Ｐチャネルス
トッパ４を形成する。次に、拡散炉を用いて酸化雰囲気
中で酸化して、９０００Ａのフィールド酸化膜５を形成
する。この後、フィールド酸化膜５形成領域を除いて存
在する窒化シリコン膜及びその下層の５００Ａの酸化膜
を除去する。その後、日Ｃ，ｌｌａ化法によって、シリ
コン酸化ｌ１６を形成する。その結果、第２図に示すよ
うになる。
次に、第３図において、ＬＰＣＶＤ法によりシリコン酸
化膜６上に４０００Ａの厚さでシリコンゲートＭＯＳト
ランジスタ１のゲート電極材料となるポリシリコン膜７
を形成し、１０００℃の拡散炉でＰＯＣ，ｌ１３を用い
た気相拡散によってポリシリコン１１７中にリンを拡散
してＮ型低抵抗ポリシリコン膜７を形成する。その後、
レジスト８を配設しホトエツチングにより、シリコンゲ
ートＭＯＳトランジスタ形成領域及びアルミゲートＭＯ
Ｓトランジスタ形成領域にソース・ドレイン形成のため
のイオン注入用マスクを配置する。その結果、第３図の
ようになる。
化膜６上に４０００Ａの厚さでシリコンゲートＭＯＳト
ランジスタ１のゲート電極材料となるポリシリコン膜７
を形成し、１０００℃の拡散炉でＰＯＣ，ｌ１３を用い
た気相拡散によってポリシリコン１１７中にリンを拡散
してＮ型低抵抗ポリシリコン膜７を形成する。その後、
レジスト８を配設しホトエツチングにより、シリコンゲ
ートＭＯＳトランジスタ形成領域及びアルミゲートＭＯ
Ｓトランジスタ形成領域にソース・ドレイン形成のため
のイオン注入用マスクを配置する。その結果、第３図の
ようになる。
第４図において、前記ポリシリコン膜７をイオン注入用
マスクとしてイオン注入し、シリコン基板３の表面部に
Ｎ＋型ソース・ドレイン拡散層１０を形成する。次に、
絶縁膜としてのＢＰＳＧ膜１１を常圧ＣＶＤ法により形
成し、Ｎ２雰囲気中で８５０℃でリフローする。その結
果、第４図のようになる。
マスクとしてイオン注入し、シリコン基板３の表面部に
Ｎ＋型ソース・ドレイン拡散層１０を形成する。次に、
絶縁膜としてのＢＰＳＧ膜１１を常圧ＣＶＤ法により形
成し、Ｎ２雰囲気中で８５０℃でリフローする。その結
果、第４図のようになる。
次に、第５図において、ホトエツチング技術を用いて、
シリコンゲートＭＯＳトランジスタ形成領域におけるコ
ンタクト形成領域１２．１３のシリコン酸化膜６を除去
するとともに、アルミゲートＭＯＳトランジスタ形成領
域におけるゲート絶縁膜及びコンタクト形成領域１４の
シリコン酸化膜６とポリシリコン膜７を除去する。その
結果、第５図に示すようになる。
シリコンゲートＭＯＳトランジスタ形成領域におけるコ
ンタクト形成領域１２．１３のシリコン酸化膜６を除去
するとともに、アルミゲートＭＯＳトランジスタ形成領
域におけるゲート絶縁膜及びコンタクト形成領域１４の
シリコン酸化膜６とポリシリコン膜７を除去する。その
結果、第５図に示すようになる。
次に、第６図に示すように、シリコン基板３の全面にＬ
ＰＣＶＤ法を用いて高誘電率膜としてのタンタル酸化膜
１５を４０００Ａの厚さで形成する。
ＰＣＶＤ法を用いて高誘電率膜としてのタンタル酸化膜
１５を４０００Ａの厚さで形成する。
引続き、第７図に示すように、ＣＨＦ３ガスを用いたド
ライエツチングによりコンタクトホール１６．１７，１
８，１９を形成する。その後、８５０℃、０２中で３０
分熱処理することにより、アルミゲートＭＯＳトランジ
スタのタンタル酸化膜１５（ゲート絶縁膜）のリーク電
流の低減が図られるとともに、タンタル酸化膜／シリコ
ン界面に薄い酸化シリコン層が形成される。又、この際
、タンタル酸化膜１５がロＦ系エツチング液でエツチン
グされないので、コンタクト部に形成された薄い酸化膜
はウォッシュアウト法を用いてマスクなしで容易に除去
できる。
ライエツチングによりコンタクトホール１６．１７，１
８，１９を形成する。その後、８５０℃、０２中で３０
分熱処理することにより、アルミゲートＭＯＳトランジ
スタのタンタル酸化膜１５（ゲート絶縁膜）のリーク電
流の低減が図られるとともに、タンタル酸化膜／シリコ
ン界面に薄い酸化シリコン層が形成される。又、この際
、タンタル酸化膜１５がロＦ系エツチング液でエツチン
グされないので、コンタクト部に形成された薄い酸化膜
はウォッシュアウト法を用いてマスクなしで容易に除去
できる。
次に、アルミ・シリコン合金配線層２０を形成すること
により、第１図に示すように、集積度の高いシリコンゲ
ートＭＯＳトランジスタ１と、アルミゲートＭＯＳトラ
ンジスタ２を集積したＭＯ３ＬＳＩが形成できる。
により、第１図に示すように、集積度の高いシリコンゲ
ートＭＯＳトランジスタ１と、アルミゲートＭＯＳトラ
ンジスタ２を集積したＭＯ３ＬＳＩが形成できる。
このように製造されたＭＯ３ＬＳＩは、アルミゲートＭ
ＯＳトランジスタ２のゲート絶縁膜として誘電率がシリ
コン酸化膜より高いタンタル酸化膜１５を用いることに
より、前記（１〉式におけるゲート酸化膜の膜厚ｄを小
さくするとともにチャネル長りを小さくしても電流容星
を低下さしずにゲート耐圧を向上できる。
ＯＳトランジスタ２のゲート絶縁膜として誘電率がシリ
コン酸化膜より高いタンタル酸化膜１５を用いることに
より、前記（１〉式におけるゲート酸化膜の膜厚ｄを小
さくするとともにチャネル長りを小さくしても電流容星
を低下さしずにゲート耐圧を向上できる。
このように本実施例は、シリコン基板３の主面での、シ
リコンゲートＭＯＳトランジスタ１のゲート形成領域と
アルミゲートＭＯＳトランジスタ２のゲート形成領域に
ポリシリコン膜７を配置しく第１工程〉、ポリシリコン
Ｗｉ７をマスクとしてイオン注入してセルフアライメン
トによりシリコンゲートＭＯＳトランジスタ１及びアル
ミゲートＭＯＳトランジスタ２のソース・ドレイン領域
を形成する（第２工程〉。そして、アルミゲートＭＯＳ
トランジスタ２のゲート形成領域に配置したポリシリコ
ン膜７を除去しく第３工程〉、アルミゲートＭＯＳトラ
ンジスタ２のゲート形成領域に誘電率がシリコン酸化膜
より高いタンタル酸化膜１５をゲート絶縁膜として形成
するようにした（第４工程）。
リコンゲートＭＯＳトランジスタ１のゲート形成領域と
アルミゲートＭＯＳトランジスタ２のゲート形成領域に
ポリシリコン膜７を配置しく第１工程〉、ポリシリコン
Ｗｉ７をマスクとしてイオン注入してセルフアライメン
トによりシリコンゲートＭＯＳトランジスタ１及びアル
ミゲートＭＯＳトランジスタ２のソース・ドレイン領域
を形成する（第２工程〉。そして、アルミゲートＭＯＳ
トランジスタ２のゲート形成領域に配置したポリシリコ
ン膜７を除去しく第３工程〉、アルミゲートＭＯＳトラ
ンジスタ２のゲート形成領域に誘電率がシリコン酸化膜
より高いタンタル酸化膜１５をゲート絶縁膜として形成
するようにした（第４工程）。
その結果、アルミグ−１ル
のないＩＣに対しアルミゲートＭＯＳトランジスタ２を
集積化する場合に、マスク１枚の追加のみで、シリコン
ゲートＭＯ３ＬＳＩに高耐圧ゲート絶縁膜をもち、電流
容量の大きなアルミゲートＭＯＳトランジスタ２を集積
できる。
集積化する場合に、マスク１枚の追加のみで、シリコン
ゲートＭＯ３ＬＳＩに高耐圧ゲート絶縁膜をもち、電流
容量の大きなアルミゲートＭＯＳトランジスタ２を集積
できる。
又、シリコンゲートＭＯＳトランジスタ１のコンタクト
部のＢＰＳＧ膜１１膜剤１コン酸化＠６を除去する時に
、アルミゲートＭＯＳトランジスタ２の形成領域でのＢ
ＰＳＧ膜１１膜剤１シリコン膜７、シリコン酸化膜６を
連続して除去することができる。
部のＢＰＳＧ膜１１膜剤１コン酸化＠６を除去する時に
、アルミゲートＭＯＳトランジスタ２の形成領域でのＢ
ＰＳＧ膜１１膜剤１シリコン膜７、シリコン酸化膜６を
連続して除去することができる。
ざらに、タンタル酸化膜１５で基板全面を覆うことによ
りこのタンタル酸化膜１５の膜厚がウェハ内で均一とな
り、コンタクトはタンタル酸化膜１５のみをドライエツ
チングでエツチングし除去することが容易となる。又、
コンタクト形成時にＢＰＳＧ膜１１膜剤１タル酸化１１
１１５にて覆われているのでＢＰＳＧ膜１１膜剤１れる
ことがない。
りこのタンタル酸化膜１５の膜厚がウェハ内で均一とな
り、コンタクトはタンタル酸化膜１５のみをドライエツ
チングでエツチングし除去することが容易となる。又、
コンタクト形成時にＢＰＳＧ膜１１膜剤１タル酸化１１
１１５にて覆われているのでＢＰＳＧ膜１１膜剤１れる
ことがない。
又、タンタル酸化膜１５をデボした後に８５０°Ｃでア
ニールを行なうことにより、第８図に示すようにｃＩ算
値と実験値とが接近し、かつヒステリシスの少ない良好
なアルミゲートＭＯＳトランジスタの特性が得られる。
ニールを行なうことにより、第８図に示すようにｃＩ算
値と実験値とが接近し、かつヒステリシスの少ない良好
なアルミゲートＭＯＳトランジスタの特性が得られる。
又、第９図のように、アルミゲートＭＯＳトランジスタ
のゲート絶縁膜のリーク電流はアニール温度の最適化（
８５０℃）により抑制できる。これは、第１０図の諜さ
方向の原子強度を示す図において、アニールによりタン
タル酸化膜１５とシリコン界面に、Ｔａ −３ｉ−０の
遷移領域（タンタルとシリコンの２元系酸化物の存在領
域〉が形成されるためと考えられる。
のゲート絶縁膜のリーク電流はアニール温度の最適化（
８５０℃）により抑制できる。これは、第１０図の諜さ
方向の原子強度を示す図において、アニールによりタン
タル酸化膜１５とシリコン界面に、Ｔａ −３ｉ−０の
遷移領域（タンタルとシリコンの２元系酸化物の存在領
域〉が形成されるためと考えられる。
このように、タンタル酸化膜１５を８５０℃，０２中で
３０分熱処理（アニール〉することにより、アルミゲー
トＭＯＳトランジスタ形成領域のゲート絶縁膜であるタ
ンタル酸化膜１５のリーク電流を低減し良好なゲート酸
化膜とすることができるとともに、タンタル酸化膜／シ
リコン界面に非常に薄い酸化シリコン層が形成され良好
なＭＯ３特性が得られることとなる。
３０分熱処理（アニール〉することにより、アルミゲー
トＭＯＳトランジスタ形成領域のゲート絶縁膜であるタ
ンタル酸化膜１５のリーク電流を低減し良好なゲート酸
化膜とすることができるとともに、タンタル酸化膜／シ
リコン界面に非常に薄い酸化シリコン層が形成され良好
なＭＯ３特性が得られることとなる。
又、アルミゲートＭＯＳトランジスタ２を使用している
ので、ゲート電極材料と配線材料とを同一材料が使用で
き、製造容易とすることができる。
ので、ゲート電極材料と配線材料とを同一材料が使用で
き、製造容易とすることができる。
尚、この実施例の応用例としては、例えば、シリコンゲ
ートＭＯＳトランジスタ１の代りにシリサイドゲートＭ
ＯＳトランジスタや高融点金属ゲートＭＯＳトランジス
タ（高融点金属は、例えばタングステン）等を用いても
よく、要はセルフアライメントでソース・ドレインを形
成するトランジスタが使用できる。そして、例えば、シ
リサイドをゲート電極材料に用いる場合には、シリコン
基板３の主面での、シリサイドＭＯＳトランジスタのゲ
ート形成＠域とアルミゲートＭＯＳトランジスタ２のゲ
ート形成領域にシリサイド膜を配置し、このシリサイド
膜をマスクとしてイオン注入してシリサイドゲートＭＯ
Ｓトランジスタ及びアルミゲートＭＯＳトランジスタ２
のソース・ドレイン領域を形成し、アルミゲートＭＯＳ
トランジスタ２のゲート形成領域に配置したシリ勺イド
膜を除去し、アルミゲートＭＯ３ Ｉ〜トランジスタの
ゲート形成領域にタンタル酸化膜１５をグー１〜絶縁膜
として形成してもよい。
ートＭＯＳトランジスタ１の代りにシリサイドゲートＭ
ＯＳトランジスタや高融点金属ゲートＭＯＳトランジス
タ（高融点金属は、例えばタングステン）等を用いても
よく、要はセルフアライメントでソース・ドレインを形
成するトランジスタが使用できる。そして、例えば、シ
リサイドをゲート電極材料に用いる場合には、シリコン
基板３の主面での、シリサイドＭＯＳトランジスタのゲ
ート形成＠域とアルミゲートＭＯＳトランジスタ２のゲ
ート形成領域にシリサイド膜を配置し、このシリサイド
膜をマスクとしてイオン注入してシリサイドゲートＭＯ
Ｓトランジスタ及びアルミゲートＭＯＳトランジスタ２
のソース・ドレイン領域を形成し、アルミゲートＭＯＳ
トランジスタ２のゲート形成領域に配置したシリ勺イド
膜を除去し、アルミゲートＭＯ３ Ｉ〜トランジスタの
ゲート形成領域にタンタル酸化膜１５をグー１〜絶縁膜
として形成してもよい。
又、アルミゲートＭＯ８ ＋トランジスタのゲート絶縁
膜には、タンタル酸化膜１５の他にもＴｉ系酸化膜を誘
電率がシリコン酸化膜より高い高誘電率膜として用いて
もよい。さらに、上記実施例ではＮＭＯ３ＬＳＩに実施
したが、０ＭＯ３ＬＳＩにゲート絶縁耐圧の高いＭＯＳ
トランジスタを集積したり、Ｂｉ ０ＭＯ３ＬＳＩにゲ
ート絶縁耐圧の高いＭＯＳトランジスタを集積してもよ
い。
膜には、タンタル酸化膜１５の他にもＴｉ系酸化膜を誘
電率がシリコン酸化膜より高い高誘電率膜として用いて
もよい。さらに、上記実施例ではＮＭＯ３ＬＳＩに実施
したが、０ＭＯ３ＬＳＩにゲート絶縁耐圧の高いＭＯＳ
トランジスタを集積したり、Ｂｉ ０ＭＯ３ＬＳＩにゲ
ート絶縁耐圧の高いＭＯＳトランジスタを集積してもよ
い。
［第２実施例］
次に、第２の発明に対応する第２実施例を説明する。
第１１図にはバイポーラトランジスタ２１とコンデンサ
２２とアルミゲートＭＯ３Ｉ〜ランジリス２３とを集積
化した半導体装置を示す。又、第１２図、第１３図はそ
の製造工程を示す。
２２とアルミゲートＭＯ３Ｉ〜ランジリス２３とを集積
化した半導体装置を示す。又、第１２図、第１３図はそ
の製造工程を示す。
まず、第１２図において、Ｐ型シリコン基板２４にＮ＋
埋込み層２５、Ｎ−型エピタキシャル層２６、アイソレ
ーション拡散層２７、ベース拡散層２８、エミッタ拡散
層２９、コンデンサのＮ＋８３０、ソース・ドレイン拡
散層３１を形成する。
埋込み層２５、Ｎ−型エピタキシャル層２６、アイソレ
ーション拡散層２７、ベース拡散層２８、エミッタ拡散
層２９、コンデンサのＮ＋８３０、ソース・ドレイン拡
散層３１を形成する。
その後、基板全面に絶縁膜としてのシリコン酸化膜３２
を形成する。そして、ホトエツチングを用いてシリコン
酸化膜３２にあけるコンデンサ形成領域３３及びアルミ
ゲートＭＯＳトランジスタのゲー１へ形成領域３４を除
去する。その結果、第１２図のようになる。
を形成する。そして、ホトエツチングを用いてシリコン
酸化膜３２にあけるコンデンサ形成領域３３及びアルミ
ゲートＭＯＳトランジスタのゲー１へ形成領域３４を除
去する。その結果、第１２図のようになる。
次に、第１３図に示すように、ＬＰＣＶＤ法を用いて高
誘電率膜としてのタンタル酸化膜３５を４０００Ａ形威
し、その後、８５０℃で３０分熱処理する。
誘電率膜としてのタンタル酸化膜３５を４０００Ａ形威
し、その後、８５０℃で３０分熱処理する。
そして、第１１図に示すように、コンタクトホール３６
、アルミ配線層３７を形成することによりバイポーラト
ランジスタ２１とコンデンサ２２とアルミゲートＭＯＳ
トランジスタ２３とを集積化した半導体装置が製造され
る。
、アルミ配線層３７を形成することによりバイポーラト
ランジスタ２１とコンデンサ２２とアルミゲートＭＯＳ
トランジスタ２３とを集積化した半導体装置が製造され
る。
このように本実施例では、バイポーラトランジスタ２１
のベース・エミッタ領域及びアルミゲートＭＯＳトラン
ジスタ２３のソース・ドレイン領域を形成したシリコン
基板２４の主面にシリコン酸化膜３２（絶縁膜）を全面
に配置しく第１工程）、コンデンサ形成領域３３とアル
ミゲートＭＯＳトランジスタのゲート形成領域３４のシ
リコン酸化膜３２を共通のマスクを用いて除去しく第２
工程）、コンデンサ形成領域３３とアルミゲートＭＯＳ
トランジスタのゲート形成領ｖＪ、３４に誘電率がシリ
コン酸化膜より高いタンタル酸化ＷＡ３５（高誘電率膜
）をコンデンサの誘電体膜及びアルミゲートＭＯＳトラ
ンジスタのゲート絶縁膜として形成するようにした（第
３工程）。
のベース・エミッタ領域及びアルミゲートＭＯＳトラン
ジスタ２３のソース・ドレイン領域を形成したシリコン
基板２４の主面にシリコン酸化膜３２（絶縁膜）を全面
に配置しく第１工程）、コンデンサ形成領域３３とアル
ミゲートＭＯＳトランジスタのゲート形成領域３４のシ
リコン酸化膜３２を共通のマスクを用いて除去しく第２
工程）、コンデンサ形成領域３３とアルミゲートＭＯＳ
トランジスタのゲート形成領ｖＪ、３４に誘電率がシリ
コン酸化膜より高いタンタル酸化ＷＡ３５（高誘電率膜
）をコンデンサの誘電体膜及びアルミゲートＭＯＳトラ
ンジスタのゲート絶縁膜として形成するようにした（第
３工程）。
その結果、アルミゲートＭＯＳトランジスタ２３のない
ＩＣに対しアルミゲートＭＯＳトランジスタ２３を集積
化する場合に、マスクを追加することなく、バイポーラ
トランジスタ２１と大容量コンデンサ２２を有するＩＣ
に対しゲート絶縁耐圧の高いアルミゲートＭＯＳトラン
ジスタ２３が集積される。
ＩＣに対しアルミゲートＭＯＳトランジスタ２３を集積
化する場合に、マスクを追加することなく、バイポーラ
トランジスタ２１と大容量コンデンサ２２を有するＩＣ
に対しゲート絶縁耐圧の高いアルミゲートＭＯＳトラン
ジスタ２３が集積される。
尚、この実施例の応用例としては、コンデンサの誘電体
膜及びアルミゲートＭＯＳトランジスタのゲート絶縁膜
には、タンタル酸化膜３５の他にもＴｉ系酸化膜を誘電
率がシリコン酸化膜より高い高誘電率膜として用いても
よい。
膜及びアルミゲートＭＯＳトランジスタのゲート絶縁膜
には、タンタル酸化膜３５の他にもＴｉ系酸化膜を誘電
率がシリコン酸化膜より高い高誘電率膜として用いても
よい。
［発明の効果］
以上詳述したようにこの発明によれば、ゲート耐圧が高
く、しかも電流容量の大きなＭＯＳトランジスタを容易
に集積できる半導体装置の製造方法を提供できる優れた
効果を発揮する。
く、しかも電流容量の大きなＭＯＳトランジスタを容易
に集積できる半導体装置の製造方法を提供できる優れた
効果を発揮する。
【図面の簡単な説明】
第１図〜第１０図は第１実施例を説明するための図であ
り、第１図は半導体装置の断面図、第２図は半導体装置
の製造工程を示す断面図、第３図は半導体装置の製造工
程を示す断面図、第４図は半導体装置の製造工程を示す
断面図、第５図は半導体装置の製造工程を示す断面図、
第６図は半導体装置の製造工程を示す断面図、第７図は
半導体装置の製造工程を示す断面図、第８図はゲート電
圧と容量との関係を示す図、第９図はアニール温度とリ
ーク電流との関係を示す図、第１０図はスパッタリング
時間と強度との関係を示す図、第１１図〜第」３図は＠
２実施例を説明するための図であり、第１１図は半導体
装置の断面図、第１２図は半導体装置の製造工程を示す
断面図、第１３図は半導体装置の製造工程を示す断面図
である。 １は第１のＭＯＳトランジスタとしてのシリコンゲート
ＭＯＳトランジスタ、２は第２のＭＯＳトランジスタと
してのアルミゲートＭＯＳトランジスタ、３はＰ型シリ
コン基板、７はゲート電極材料としてのポリシリコン膜
、１０はＮ＋型ソース・ドレイン拡散層、１５は高誘電
率膜としてのタンタル酸化膜、２１はバイポーラトラン
ジスタ、２２はコンデンサ、２３はアルミゲートＭＯＳ
トランリスタ、２４はＰ型シリコン基板、３２は絶縁膜
としてのシリコン酸化膜、３３はコンデンサ形成領域、
３４はゲート形成領域、３５は高誘電率膜としてのタン
タル酸化膜。
り、第１図は半導体装置の断面図、第２図は半導体装置
の製造工程を示す断面図、第３図は半導体装置の製造工
程を示す断面図、第４図は半導体装置の製造工程を示す
断面図、第５図は半導体装置の製造工程を示す断面図、
第６図は半導体装置の製造工程を示す断面図、第７図は
半導体装置の製造工程を示す断面図、第８図はゲート電
圧と容量との関係を示す図、第９図はアニール温度とリ
ーク電流との関係を示す図、第１０図はスパッタリング
時間と強度との関係を示す図、第１１図〜第」３図は＠
２実施例を説明するための図であり、第１１図は半導体
装置の断面図、第１２図は半導体装置の製造工程を示す
断面図、第１３図は半導体装置の製造工程を示す断面図
である。 １は第１のＭＯＳトランジスタとしてのシリコンゲート
ＭＯＳトランジスタ、２は第２のＭＯＳトランジスタと
してのアルミゲートＭＯＳトランジスタ、３はＰ型シリ
コン基板、７はゲート電極材料としてのポリシリコン膜
、１０はＮ＋型ソース・ドレイン拡散層、１５は高誘電
率膜としてのタンタル酸化膜、２１はバイポーラトラン
ジスタ、２２はコンデンサ、２３はアルミゲートＭＯＳ
トランリスタ、２４はＰ型シリコン基板、３２は絶縁膜
としてのシリコン酸化膜、３３はコンデンサ形成領域、
３４はゲート形成領域、３５は高誘電率膜としてのタン
タル酸化膜。
Claims (1)
- 【特許請求の範囲】 １、シリコン基板の主面での、第１のＭＯＳトランジス
タのゲート形成領域と第２のＭＯＳトランジスタのゲー
ト形成領域に第１のＭＯＳトランジスタのゲート電極材
料をそれぞれ配置する第１工程と、 前記第１のＭＯＳトランジスタのゲート電極材料をマス
クとしてイオン注入して第１及び第２のＭＯＳトランジ
スタのソース・ドレイン領域をそれぞれ形成する第２工
程と、 前記第２のＭＯＳトランジスタのゲート形成領域に配置
した第１のＭＯＳトランジスタのゲート電極材料を除去
する第３工程と、 第２のＭＯＳトランジスタのゲート形成領域に誘電率が
シリコン酸化膜より高い高誘電率膜をゲート絶縁膜とし
て形成する第４工程と からなる半導体装置の製造方法。 ２、シリコン基板の主面に絶縁膜を全面に配置する第１
工程と、 コンデンサ形成領域とＭＯＳトランジスタのゲート形成
領域の前記絶縁膜を共通のマスクを用いて除去する第２
工程と、 コンデンサ形成領域とＭＯＳトランジスタのゲート形成
領域に、誘電率がシリコン酸化膜より高い高誘電率膜を
コンデンサの誘電体膜及びＭＯＳトランジスタのゲート
絶縁膜として形成する第３工程と からなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1181501A JP2881824B2 (ja) | 1989-07-13 | 1989-07-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1181501A JP2881824B2 (ja) | 1989-07-13 | 1989-07-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0346267A true JPH0346267A (ja) | 1991-02-27 |
| JP2881824B2 JP2881824B2 (ja) | 1999-04-12 |
Family
ID=16101863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1181501A Expired - Fee Related JP2881824B2 (ja) | 1989-07-13 | 1989-07-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2881824B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333223B1 (en) | 1998-12-25 | 2001-12-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6563182B2 (en) | 2001-03-22 | 2003-05-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| JP2005537652A (ja) * | 2002-09-02 | 2005-12-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 漏れ電流を減少させ、単位面積あたりのキャパシタンスを改善した、電界効果トランジスタおよび受動コンデンサを有する半導体装置 |
-
1989
- 1989-07-13 JP JP1181501A patent/JP2881824B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333223B1 (en) | 1998-12-25 | 2001-12-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6462386B2 (en) | 1998-12-25 | 2002-10-08 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6509225B2 (en) | 1998-12-25 | 2003-01-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6563182B2 (en) | 2001-03-22 | 2003-05-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| JP2005537652A (ja) * | 2002-09-02 | 2005-12-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 漏れ電流を減少させ、単位面積あたりのキャパシタンスを改善した、電界効果トランジスタおよび受動コンデンサを有する半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2881824B2 (ja) | 1999-04-12 |
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