JPH0346277A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高密度半導体集積回路を形成するに好適な半
導体素子の構造およびその製造方法に関する。

〔従来の技術〕

絶縁物基板の上に半導体層の形成されたいわゆるＳ　Ｏ
Ｉ　（Ｓ　ｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−Ｉ　ｎ５
ｕｌａｔｏｒ）構造は、素子分離がより完全で、寄生素
子による干渉が少なく、高速性や安定性に優れた素子が
形成できるという利点がある。近年、このＳＯＩの厚さ
を０．１μｍ以下の超薄膜構造とし、ＭＯＳＦＥＴのチ
ャネルが空乏化された状態を実現することにより、理想
的な３端子素子特性が得られることが指摘され、いくつ
かの試作例も報告されている。例えば、アイ・イー・イ
ー・イー、インターナショナル・エレクトロン・デバイ
セズ・ミーティング８８、テクニカル・ダイジェスト、
２９４頁〜２９７頁（Ｉ　Ｅ　ＤＭ８８．Ｔｅｃｈｎｉ
ｃａｌ　Ｄｉｇｅｓｔ　ｐｐ、２９４〜２９７）に記載
されているように、０．３５μｍのＳ　ｉ　ＯＪ！りの
上に形成した厚さ８５ｍｍのＳＯＩで形成したｎチャネ
ルＭＯ８ＦＥＴは、低温特性にも優れ、４０ｍ　Ｖ／ｄ
ｅｃａｄｅの ５ｕｂ−ｔｈｒｅｓｈｏｌｄ　５ｌｏｐｅや１１５ｍ５
／ｍの相互コンダクタンス（Ｌａｆｆ＝０．７５μｍ）
などの性能が報告されている。従来はこのような超ａＷ
ＡＳ○■を形成するのに、酸素をイオン打込みして埋め
込み絶縁膜を形成し１表面に残ったＳｉを更に薄層化し
て用いていた。このプロセスを第２図を用いて説明する
。第２図（ａ）はＳｉ基板１に酸素イオン２を打ち込む
工程を示す断面図である。酸素イオンを１５０〜２００
ｋｅＶで約２　Ｘ　１０”ａｍ−”打ち込みし、少なく
とも分布の中心近傍では化学量論的なＳｉｎ、中の酸素
濃度Ｄｃよりも高くなるようにし、１２００〜１３５０
℃で数時間から数十分熱処理する。そうすると、酸素の
打ち込まれた領域がＳｉＯ□層３に変換され、表面に単
結晶領域４が残る。この残留した単結晶領域４がいわゆ
るＳＯＩで、厚さは通常０．２μ口程度である。これを
表面酸イ６し、次いで酸化膜を除去することにより、５
０〜１１００ｎに薄層化する。この様に薄層化したＳＯ
ＩにＭＯＳＦＥＴを形成した例が第２図（ｂ）である、
上記のような工程を経て形成された素子では、チャネル
部と同様、ソース・ドレイン部も薄層化される。

このため、一般的にはソースおよびドレインの寄生抵抗
が大きくなり、素子の高速動作を制限する要因となる。

また、一般的に酸素イオン打込みによって形成したＳＯ
Ｉでは結晶欠陥が多く、高温の熱処理に付随する問題点
、すなわち、溶存酸素濃度が高く、ウェハの反りが大き
いこと、また。

多層化など複雑な構造には不向きであること、などを内
在している。

他の超薄膜ＳＯＩの形成法として、レーザや電子線など
のエネルギービームを用いた溶融再結晶化法がある。こ
の方法でも、薄くすると凝集しやすくなるため、初めか
ら超薄膜ＳＯＩを形成することはできず、０．５〜１μ
ｍのＳＯＩを形成してから、酸化、エツチング等により
薄層化されている。

一般に溶融を伴う結晶化法は膜厚が不均一になり易く、
凝集を防ぐためにキャップ膜で覆うなどの工夫がなされ
ているが、多結晶Ｓｉの堆積時の表面モホロジーが保存
されるため、その後のｇＩ／ｉｙ化によっても均一な超
薄膜構造を広い範囲にわたって形成するのは困難である
。

また、その他の超薄膜ＳＯＩ形成法として横方向同相エ
ピタキシャル成長法がある。これは第３図（ａ）に示す
ように、Ｓｉ基板ｌの上に開口パターンを有する酸化膜
３を形威し、その上に堆積した非晶質Ｓｉ層５を基板ｔ
との接触部から単結晶化する方法である。この方法は膜
厚の制御性。

均一性には優れているが、酸化膜に沿って堆積収縮を伴
いながら結晶化が進むため、下地酸化膜との界面近傍に
結晶欠陥が入りやすく、高品質のＳＯＩが得難いという
問題がある。

上記従来技術ではウェハ全面にわたって均一な超薄ｖＡ
ＳＯＩ構造を得ることが困難であった。また、超薄膜Ｓ
ＯＩ素子の構造についても、寄生抵抗などの問題に関し
て十分検討されていなかった。

〔発明が解決しようとする課題〕

本発明の目的は、ウェハ全面にわたって均一な超薄膜Ｓ
○工槽構造実現し、また超薄［ＳＯＩ素子の性能を最大
限引き出すべく、ソース・ドレイン部分の寄生抵抗を低
減せしめた素子ｖ４造を集積化に適した形態を提供する
ことである。

本発明の他の目的は、上記の目的を達成するための新し
いＳＯＩ形成工程を提供することである。

また、本発明の他の目的は、従来の半導体素子の製造工
程がすべて半導体基板の加工から配線工程へと行なわれ
ていたのに対し、配線の形成から半導体能動層の形成へ
と行なうことの出来る全く新しい半導体素子製造方式を
提供することである。

〔課題を解決するための手段〕

上記の素子の寄生抵抗を低減させるにはソース・ドレイ
ンとなる領域を厚膜化し、素子の動作領域のみを超薄膜
化した構造を用いることが有効である。さらに望ましく
は、ソース・ドレインとなる領域がシリサイド合金や、
純金属あるいは酸化物超電導材料などの低抵抗材料で形
成されればよい。

しかし、−旦形成されたＳＯＩ膜を均一に選択的薄層化
を行なうのは困難であり、上記のように部分的に合金層
あるいは金属層で形成することはさらに困難である。

上記目的を達成するためには、同相成長を２回繰り返す
ことが有効である。同相成長は表面モホロジーの制御性
に優れており、また低温プロセスのため複雑な工程への
適用性があるが、結晶方位に対する依存性が強く、やみ
くもに工程を繰り返すだけでは高品質の単結晶超薄膜Ｓ
ＯＩは得られない。

すなわち、本発明の半導体装置は、絶縁物基板の上に、
または半導体基板上に設けられた絶ｍ層の上に、半導体
層が設けられた５ＯＩ （Ｓ　ｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−Ｉ　ｎ５ｕｌ
ａｔｏｒ）構造を有する半導体装置において、上記半導
体層は、上記絶縁物基板または上記絶Ｉ１層上に選択的
に形成された第１の厚さを有する結晶性支持体と、上記
結晶性支持体の少なくとも一部と接触して上記絶縁物基
板上に延在し、上記第１の厚さより薄い厚さを有する第
２の結晶性半導体層により構成されていることを特徴と
する。

また、上記結晶性支持体が上記絶縁物基板または上記絶
縁層上に間隔を置いて設けられ、かつ、上記第２の結晶
性半導体層が少なくとも上記結晶性支持体上、および上
記結晶性支持体間の上記絶縁物基板または上記絶縁層上
に設けられていることも特徴とする。

また、上記第２の厚さが０．１ｐｍ以下であることも特
徴とする。

また、上記結晶性支持体は、上記第２の結晶性半導体層
と同一の材料、または少なくとも上記第２の結晶性半導
体層の構成元素を含む材料によって構成されていること
も特徴とする。

また、上記結晶性支持体は上記半導体基板から分離され
た半導体の一部から成り、上記半導体基板と同一の材料
から成ることも特徴とする。

また、上記結晶性支持体の端面の上記基板面上に対する
角度が４５〜９０°であることも特徴とする。

また１本発明の半導体装置の製造方法は、絶縁物基板の
上に、または半導体基板上に設けられた絶縁層の上に、
第１の厚さを有する結晶性支持体を設ける工程と、上記
結晶性支持体の少なくとも一部と接触して上記絶縁物基
板上に延在し、上記第１の厚さより薄い厚さを有する第
２の半導体層を設ける工程と、上記接触部を種として上
記第２の半導体層を同相エピタキシャル成長により単結
晶化する工程とを含むことを特徴とする。

また、上記Ｍ織物基板または上記絶縁層上に第１および
第２の上記結晶性支持体を間隔を置いて設け、かつ、上
記第２の半導体層を少なくとも上記結晶性支持体上およ
び上記結晶性支持体間の上記絶縁物基板または上記絶縁
層上に設け、上記第２の半導体層の単結晶化に先立ち、
上記第１の結晶性支持体に接触する上記第２の半導体層
と上記第２の結晶性支持体に接触する上記第２の半導体
層とを分離加工することも特徴とする。

例えば、本発明をＳｉのＳ○工構造を形成する場合につ
いて説明する。まず、下地半導体基板には（１００）方
位基板を用いる。この上に超薄膜ＳＯＩにとって下地基
板となる酸化膜を形成する。

次に、７下地酸化膜にはその開口端が＜１００＞方位に
沿うよう加工する。この様な状況ではたとえば超高真空
蒸着によって堆積された非晶質Ｓｉは、下地基板との接
触部（以下シードという）からエピタキシャル成長し、
シード端から数μ閣の領域が単結晶化する。この場合、
下地酸化膜の厚さは０．２μ瓢以下が望ましく、また堆
積非晶質Ｓｉは通常０．５μ−以上必要である。

このようにして形成されたＳＯＩは、単結晶化領域の表
面層では結晶欠陥の少ない結晶性の優れた膜となるが、
下地酸化膜との界面に近い領域には高密度の結晶欠陥が
導入される。したがって、このまま薄層化しても高品質
の超薄膜ＳＯＩは得られない。

そこで、形成されたＳＯＩの単結晶化部分を＜１００＞
に沿った方向でバターニングし、かつ、その側面は基板
に対して垂直ではなく、傾きをもたせる。その状況を第
１図（ａ）に断面図で示す。

第１の５ＯＩ４０はある間隔で形成される。この状態の
ものを基板として、非晶質Ｓｉ層５０を厚さ０．１μ■
程度に堆積する。これを熱処理することによる同相成長
の様子を第４図に示す。堆積した非晶質Ｓｉ層５０では
第１のＳ○Ｉ４０との接触部を種として、第１近似的に
は矢印に示すような方向にそれぞれ固相エピタキシャル
成長が進行する。第４図（ａ）は堆積した状態のまま固
相成長させる場合の状況を示し、第４図（ｂ）は第１図
（ｂ）のように固相成長させる前に非晶質Ｓｉ層５０を
バターニングした場合の同相成長の様子を示している。

堆積した状態のまま固相成長させると、エピタキシャル
成長が略等方向に進行するため、第１ＳＯＩ４０の中間
部分５１では両方の島から進行してきた成長端が衝突し
、そこで結晶性が劣化する。これは第１ＳＯＩの間隔が
数μ−と大きい場合には熱処理によっても回復すること
が困難である。微細素子への適用を考えた場合、この領
域には素子の活性部分を形成することが多く。

この状況は避けることが望ましい。第４図（ｂ）は超薄
膜ＳＯＩ部分を非対称にバターニングした状況を示して
いるが、この様に加工した後で固相成長させるとシード
が片側のみになり、同相成長の進行方向が一方向に規制
されるため、超薄膜ＳＯＩ領域部分に結晶粒界が入る確
率はきわめて少なくなる。

次に、第１のＳＯＩの側面に傾きを設けることの利点を
述べる。第３図（ａ）は従来の固相成長におけるシード
形状と成長の様子を示す断面図であり、第３図（ｂ）は
本発明におけるシード形状と成長の様子を示すシード端
部における拡大断面図である。両図とも表面が（００１
）面である基板の（０１０）断面を＜０１０＞方向に見
たときのＳｉ原子の配列を模式的に示しである。第３図
（ａ）のようにシード部分が酸化膜３の下界面を延長し
た水平面（紙面には垂直）内にある場合、結晶格子を組
みながら上方に固相成長する際、酸化膜端での８１Ｍ子
の位置不整合を起点として、正規の格子を組めない原子
列が連続することにより、（１０１）ファセット（晶癖
結晶面）６が形成される。この（１０１）ファセットの
成長は上方［００１］方向の成長速度に比べて遅いため
、上方へのエピタキシャル成長が終了した後に始まると
考えて差し支えない。（１０１）ファセットの成長は酸
化膜３との相互作用を受けながら進行するため、酸化膜
３の上を横方向に成長する際に（１０１）ファセット７
が形成される。このため、一般に成長後のＳＯＩには結
晶欠陥が入り易いという問題があった。

本発明の場合、第３図（ｂ）に示すように、第１のＳ○
Ｉ４０と堆積Ｓｉ膜５０とは図のような状況で接触する
ため、成長速度の速い［１ｏｏ］方向への成長が先行し
、矢印８に示すように堆積膜の上方から横方向成長が先
導されることになる。

したがって、成長後のＳＯＩの結晶性も良好となる。こ
のような効果は、シード面がＳ○工基板に対して４５″
以上の傾斜を持つ場合に期待される。

それは傾きが４５″以上の場合には、成長初期において
シード端面から下向きの（１００）成長成分が存在し、
横方向成長時にＳＯＩ膜の上の部分で結晶化が先導され
るためである。この傾きは９０゜すなわち基板に垂直な
場合が素子の縮小化という点では最も有利であるが、蒸
着など方向性の有る薄膜被着法で非晶質Ｓｉ層を形成す
ると、側壁部分の密着性が劣化し、欠陥が入りやすくな
るという問題点もある。以下の説明では、第１のＳＯＩ
の端面ば基板に対してやや傾きを持った状態で図示しで
あるが、その角度は本質的ではない。

また、第１のＳＯＩの間隔が０．２μ■以下ときわめて
小さくなった場合には上述のように両側の支持体からの
固相成長端の衝突によって形成されるミスマツチによる
欠陥は、熱処理によって比較的容易に消滅する。このよ
うな微細な構造に本発明を適用する場合には、固相成長
に先だって必ずしも成長領域を制限する必要はない。

〔作用〕

超薄膜ＳＯＩを固相で成長させる際に、下地基板上に突
出したシードを形成し、少なくともこれにその一部が接
触するように堆積膜を形成することにより、結晶性のよ
いＳＯＩを形成することができる。突出したシード部分
は不純物を高濃度にドープすることにより、ＦＥＴのソ
ース・ドレインのコンタクト部分として用いることがで
き、また、集積回路の配線部分として用いることもでき
る。Ｂ、Ｐなどの活性不純物が高濃度にドープされた非
晶質Ｓｉは固相成長速度が大きいことが知られており、
本発明のように超薄膜ＳＯＩの土台となる第１ＳＯＩ部
分を形成するには好都合である。

〔実施例〕

以下、本発明を実施例により説明する。

実施例　１ 第５図はＳｉの超薄膜ＳＯＩを形成する工程を示す断面
模式図である。

ｐ形（１００）、９〜１２Ω１のＳｉ基板１を公知のＬ
ＯＣＯ８法によって選択酸化し、厚さ０．２μ■の５ｉ
０２層３を得た０次に、ＨＦ水溶液で開口部表面８の自
然酸化膜を除去した後、到達真空度１０−’Ｐａの超高
真空蒸着槽に入れ、８５０℃、３０分の加熱を行なった
後、基板温度２００℃において電子ビーム蒸着法により
非晶質Ｓｉを０．６μ道堆積した。同一真空槽内で４５
０℃、１時間の加熱処理を行なった後、真空槽から取り
出し、イオン打込みにより３１Ｐ＋を６０ｋｅＶ、１．
８Ｘ　１０”ａａ−”、　１３０ｋｅＶ、３．３Ｘ１０
”（５ｍ−”、２３６ｋｅ　Ｖ、７，８Ｘ１０１Ｓａｍ
−”の３段階のドーピングを行なった。これをＮ２中、
６００℃、８時間熱処理し、シード端から約４０μ口の
ＳＯＩ層を得た（第５図（ａ））。次いで、この第１の
ＳＯＩ層を幅１．０μｍ、間隔３μｍのストライプ状に
加工した（同図（ｂ））。加工はウェットエッチにより
、側面が基板に対して約７０°傾いた台形断面となるよ
うにした。

次に、これを再び超高真空蒸着装置内に導入し、８５０
℃、３０分の熱処理の後、電子ビーム蒸着により、３５
０℃において約７５ｎｍの非晶質５ｉ５０を堆積し、同
一真空で６００℃、２時間熱処理を行なった（第５図（
Ｃ））。

以上の工程により、両側を厚いＳＯＩで支持された超薄
膜ＳＯＩの構造を得た。次に、この構造から出発したＣ
ＭＯＳインバータの作製例を第７図に示す。

ストライプ状となった第１の厚膜ＳＯＩ部分にその一部
がかかるように超薄膜ＳＯＩを整形分離し、８５０℃で
ゲート酸化を行ない、膜厚２０ｎ＋ｗのゲート酸化膜７
１を形成した。次いで、ドープトポリＳｉの堆積を行な
い、ゲート対７２を形成した。ゲートの厚さは０．６μ
ｍで、幅は０．８μｍ、間隔は約１．２μｍである０次
いで、このゲート７２をマスクに右側のゲート部分には
ＢＦ２″″を、左側のゲート部分にはＡｓ“を、それぞ
れその分布のピーりが薄膜ＳＯＩの中間にくるようなエ
ネルギーを選んでイオン打込みを行ない、８５０℃、２
０分の熱処理によってドーパントの活性化を行なった。

次いで、ＣＶＤ　（化学気相蒸着）法によりｐｓＧ（り
ん珪酸ガラス）膜を膜厚０．８μ厘堆積し、支持体４０
部分およびゲートの中間部分の穴あけを行ない、Ａｌを
膜厚０．８μｍ堆積した。電極形成パターンにより、そ
れぞれＶｓｓ［極７３、ノード電極７３’　、Ｖｏｏ＠
極７３′の各電極引出し部分を形成し、ＣＭＯＳインバ
ータを形威した。

実施例　２ 類似の工程で微細寸法のＭＯＳＦＥＴを形成した例を第
５図および第６図により説明する。

第１の５ＯＩ４０を形威し、超薄膜ＳＯＩ用の非晶質Ｓ
ｉ層５０を形成するところまでの手順は実施例１と同じ
である。ただし、第１の５ＯＩ４０の厚さは０．４μ通
、ストライプの幅は０．５μＬ間隔は１．０μ璽である
。超薄膜ＳＯＩを形成するための非晶質Ｓｉ膜５０の厚
さは５０ｎｍで、その堆積が終了した段階で４５０℃、
１時間の熱処理を行ない、真空槽より取り出した。支持
体５０１４０の左側部に形成されたＳｉ膜５０をエツチ
ング除去し、ゲート酸化を行ない、＠０．２μｍのゲー
ト７２の加工を行なった。ゲートをマスクにＡｓ“を６
０ｋｅＶ。

６Ｘ１０１４ａｍ−２打込み、６００℃、１時間のアニ
ールを行なった。次いで、ＣＶＤ−ＰＳＧを膜厚０．５
μｍ堆積し、支持体上にドレイン電極７４、他の支持体
および超薄膜ＳＯＩにまたがるようにソース電極７４′
を形成すべく穴あけを行ない、Ａｔ蒸着によってそれぞ
れ電極を形成した。このｎチャネル型ＭＯ８ＦＥＴは実
効チャネル長は０．１６μｍであったが、正常な動作特
性が得られた。

また、類似の工程において、ソース・ドレイン部の形成
にＡｓ″″の代わりにＢＦ、”をイオン打込みして得ら
れたｐチャネル型のＭＯＳＦＥＴも、実効チャネル長が
０．１８μｍであったが同様に正常な動作を示した。

実施例　３ 本発明を適用してさらに微細な構造のＭＯＳＦＥＴを形
成した例を第８図に示す。用いた基板は（１００）、Ａ
ｓドープのｎ７形、０．００２ΩＧで、６００℃に加熱
された状態で酸素イオンを１８０ｋｅＶ、１．８Ｘ１０
”３−”打込ミ、ＣＶ　Ｄ　　Ｓ　ｘ　Ｏｚ　ヲ被着し
て、１３５０℃、２０分熱処理したものである。実施例
１．２で示した支持体となる第１のＳＯＩは、この埋め
込み酸化膜の形成過程で表面に残留した単結晶Ｓｉであ
り、転位が１０’ａｉ−”程度含まれている。これを、
断面が略台形状のストライプを平行に配置した構造に加
工した。これはポジ型のレジストを用いて、幅が台形ス
トライプ２本分の１本のストライプが残るように光学的
ホトリソグラフィー法により露光し、さらにそのストラ
イプの中央部に電子ビーム走査により露光し、レジスト
を現像した。これをマスクに、等方向なエツチングを加
えつつドライエッチし、テーパのある形状に作製した。

ストライプの間隔は１１０５ｎであった。

この構造にＳｉ、Ｈ，のＣＶＤにより５３０℃で厚さ５
５ｎｍのアンドープ非晶質Ｓｉ層５０を形成し、５８０
℃の熱処理により、固相成長させた。この場合、ストラ
イプ間隔が極めて狭いため、両側の支持体４０との接触
部から進行した単結晶化は支持体の中央部で会合し、そ
の際に生じたミスマツチによる結晶欠陥はその後のプロ
セスによる熱処理によって消滅した。

単結晶化の終了したＳＯＩ構造について素子形成部分を
残した後、プラズマ酸化により７００°Ｃで厚さ２０ｒ
＋＋ｗの酸化膜７１を形成した。次に、ドープトポリＳ
ｉをＣＶＤによって堆積し、一般的な方法によってゲー
ト７２を形成した。再び軽い酸化を加えた後、ＣＶＤ−
８ｉ○２およびＣＶＤ−ＰＳＧ膜７を被着し、両支持体
が露出するように絶縁膜をパターニングした。最後に、
Ａｌを蒸着して両側の支持体をソース・ドレインとする
ＦＥＴを形成した。

このＦＥＴは実効チャネル長が約１１００ｎであり、チ
ャネルの厚さが４０ｎｍであって、３極管特性に近いＦ
ＥＴ動作を示した。

実施例　４ 支持体の材料はＳｉには限定されない。実施例４と類似
の構造をＣ０８ｉ２を用いて形成した例に次いて同じ第
８図を参照しながら説明する。

Ｐ形（１１１）、８Ω国のＳｉ基板を酸化し、シード部
分の穴あけを行なった後、超高真空の電子ビーム蒸着に
より、ＣＯおよびＳｉを１＝２の組成比になるように基
板温度１００℃で同時に堆積し、厚さ０．５μｍの非晶
質膜を形成した。これに３８０℃、３時間の熱処理を加
えることによって固相成長により単結晶化し、シード端
から１０μｍの領域に単結晶のＣｏ　Ｓ　ｊ、、層を形
成した。これを支持体４０として、実施例３と同様なプ
ロセスによりＦＥＴを形威した。このＦＥＴではソース
・ドレインの寄生抵抗が減少し、実施例３のＦＥＴに比
べて動作周波数の改善が見られた。

実施例　５ 実施例１に示した支持体の形成法により第１の５ＯＩ４
０を形成し、これを厚さ０．２μｍまで薄層化した後、
ＣＯを約０．１５μｍ蒸着し、８００℃の熱処理によっ
てシリサイド化した。未反応の金属Ｃ。

を酸洗浄で除去した後、実施例１に示した工程によりＣ
ＭＯＳインバータを形威した。

この素子においても、寄生抵抗の低減効果により、実施
例１で述べたＣＭＯ８のインバータチェーンに比べ、ゲ
ート遅延時間は約３０％改善された。

シリサイド化の時点で、堆積変化により表面モホロジー
が劣化しやすいという傾向があるが、実施例２に示した
超薄［ＳＯＩの成長領域を同相成長に先だって１μｍ角
程度に制限することにより、モホロジーの劣化は防止で
きた。

実施例　６ 本発明をｄＲＡＭセルに適用した例を第９図および第１
０図にて説明する。

まず、第９図において、基板はｎ″″（１００）、０．
００２Ω備のＳｉウェハ１で、酸素イオン打込みで形成
した０、２μｍの埋め込み絶縁膜３を有し、表面のＳＯ
Ｉは厚さ０．１５μｍである。この第１のＳＯＩ層を辺
長０．３μ重の四角錐状支持体４０に加工し、厚さ５５
ｒ＋＋＊の超薄膜非晶質Ｓｉ／ｌを形威し、固相成長さ
せた。この超薄膜５ＯＩ５０を四角錐の幅で紙面に沿っ
た方向に加工し、ＦＥＴのチャネルとする部分の幅を規
制した。次いでゲート酸化を行ない、厚さ８ｎｍのＳｉ
ｎ、等価膜７１を形成し、その後、ドープトポリＳｘ堆
積およびパターンエツチングによりゲート７２の加工を
行なった。ゲートをマスクに低濃度のＰ＋イオン照射を
行ない、軽い酸化を施した後、ＣＶＤ−８ｉｎ。

を被着してエッチパックによる側壁スペーサ７５を形威
し、さらにこれをマスクにプラズマドーピングによって
ｎ＋領領域形成を行なった。

次に、第１０図に示すように、ドープトポリＳｉ膜７６
の被着を行ない、キャパシタ形状のパターン化を行なっ
た後、キャパシタＩｌ！ｉｉｌ膜７７の被着を行なった
。第１０図では単に表面を酸化した場合を示しているが
、ＳｉＯ，−８ｉ３Ｎ４複合膜を用いても後の工程に変
わりはない。次いで、ドープトポリＳｉ膜７８を堆積し
、プレート状に加工し、ＣＶＤ−３ｉｎ、膜およびＣＶ
Ｄ−ＰＳＧ膜の堆積と、四角錐台４０部分へのコンタク
トの穴あけを行ない、金属の堆積によってビット線７９
を形威し、メモリ構造とした。

本実施例は、四角錐台４０をビット線共通コンタクトと
して、ワード線７２の上に折返し構造を有する、スタッ
クドキャパシタ方式のｄＲＡＭセルである０本発明の適
用により、短チャネル高開動能力の超薄膜トランジスタ
と、耐放射線性の高い絶縁分離形キャパシタが実現でき
、ｄＲＡＭセルを縮小化することが可能となった。

実施例　７ 本発明が本質的に低温化が可能であることを利用して、
積層構造の素子に適用した例について第１１図に基づき
説明する。

第１１図は基本的には第７図で示した実施例１のＣＭＯ
Ｓインバータを２層積層した構成である。

第１層目のＳＯＩ層５０を利用したＣＭＯＳインバータ
の形成工程は実施例１に示したものと同様である。なお
、この第１層ＳＯＩを形成するための基板１には、その
表面に従来の工程にて形成される素子部分１１があって
も差し支えない。第７図との相違は、ノードの電極コン
タクトを、紙面に示すソース・ドレインと同−断面上で
はなく。

紙面に対して奥行き方向にずらした位置に形威した点で
ある。上層に形成される素子の、例えばゲート１７２と
は、点線でハツチングを施した領域１７３′を介して接
続される。

第７図の工程との差異は、ＣＶＤ−８ｉｎ、膜、ＣＶＤ
−ＰＳＧ膜からなるＮ７を形成した後、これを公知の方
法、例えばＰＳＧと同一のエツチング速度が得られるレ
ジストを塗布し、エッチバックするなどの方法で平坦化
し、支持体部分で穴あけをする。

これに非晶質Ｓｉ層を堆積し、下の支持体４０をシード
として固相成長させ、これをパターニングして第２層の
支持体１４０を形成する。その後は第７図で示した実施
例１と類似の工程により、第２層目の薄膜５Ｏｒ１５０
を形成し、ゲート酸化膜１７１、ゲート１７２を形成、
第２層目のＣＶＤ−８ｉｎ、膜、ＣＶＤ−ＰＳＧ膜から
なる層１０７を形成し、第２の支持体へのコンタクト穴
あけを行ない、金属層を形成してそれぞれ引出し電極１
７３、エフ３′等に加工して、積層構造のタンデム型Ｃ
ＭＯＳインバータ構造を完成した。

第２Ｎ目のＳＯＩの形成時には、第１Ｎ目の超薄膜ＳＯ
Ｉからシードをとることも可能であるが。

加工上の制御が難しく、実際的ではない。従って、第１
層の支持体と第２層の支持体は、シードにおいて電気的
にも接続された構造となるが、これは第−層の素子と第
２層の素子との接続関係を制限するものではない。第２
層のＳＯＩの形成後の加工により、第２層のＳＯＩ素子
と第を層の支持体とを電気的に分離することは素子配置
の工夫により可能であり、この実施例に有るように、下
層の素子の直上に上層の素子が配置されなければならな
いということはない。

また、本実施例ではＳＯＩ／Ｉを２層迄用いた例を示し
たが、本発明の主旨に従えば、積層する層の数には制限
はなく、また、・積層する領域も、基板に対して全面に
形成しても、あるいは部分的に適用してもよいことは明
らかである。

本発明における第１のＳＯＩの主要な働きは、超薄膜Ｓ
ＯＩを固相成長させるためのシードを提供することと、
素子を形成した場合の低抵抗層を提供することである。

この目的のためには、シードは必ずしも超薄膜ＳＯＩを
形成する材料と同一である必要はない。同相ｒｌｉ長が
低温プロセスであることは、他の材料を用いる上でも有
利である。

上記の目的には、例えばＮｉＳｉよや（：：ｏＳｉ、な
ど、Ｓｉと比較的格子整合性の高いシリサイドを用いる
ことができる。また、目的によっては、ＷやＭｏなど耐
熱性の純金属を用いることもできる。

シリサイド系材料はＳｉに比べて同相ａ艮速度が大きく
、また、加熱による格子緩和、すなわち、欠陥の排斥が
容易なため、結晶性のよいシードを広い範囲にわたって
形成できる。ただし、材料を変更した場合には、上述の
結晶方位に関する議論は格子定数の整合性がとれるよう
、適宜変更する必要があるが１本発明の主旨には代わり
がない。

また、シードをとるために用いられる基板も必ずしも超
高純度の材料であることは要求されず、例えばソーラー
ブレイド（：　Ｓ　ｏｌａｒ　Ｇ　ｒａｄｅ）と呼ばれ
る中純度のＳｉでも本発明ではＬＳＩ基板として使用可
能である。

超薄膜ＳＯＩも形成する半導体材料はＳｉに限らない。

Ｇｅや５ｉＧｅ、ＳｉＣ等、■族元素系半導体でも同様
に本発明を適用することができるし、またＧａＡｓ、Ａ
ｌＡｓ、ＡｌＧａＡｓ、ＧａＰ、ＡＩＧａＡｓＰ、Ａｌ
Ｓｂ、ＩｎＳｂ、ＩｎＰ、ＩｎＡｓＰ等々、ｍ−ｖ族化
合物半導体。

ＣｄＳやＣｄＴｅ等のＩＦ−ｒＶ族化合物半導体などで
も同様に適用することが可能である。

〔発明の効果〕

以上説明したように、本発明によれば、優れた素子特性
を有する超薄膜ＳＯＩ構造を、ウェハ全面にわたって均
一に最も厚さ制御性のよい方法で形成することができる
。しかも、不純物の再分布が実質的に生じない低温で、
結晶性のよい膜が得られる。また、素子動作に必要な部
分のみを薄膜構造で得ることができ、寄生抵抗の大きい
ことが妨げとなる部分は低抵抗材料で形成することが可
能で、かつ自己整合的に構成できる。さらに、配線に供
する部分を先に形成し、素子の活性領域となる半導体部
分を後から任意に形成できるため。

微細な構造の素子や、超高密度のＬＳＩ、３次元回路素
子等の形成にも好適である。

【図面の簡単な説明】

第１図（ａ）、（ｂ）は本発明の実施例における基本構
造を示す断面模式図、第２図（ａ）、（ｂ）は従来のＳ
ＯＩ応用構造を示す断面模式図、第３図（ａ）、（ｂ）
は本発明の構造における結晶成長上の利点を説明するた
めの断面模式図、第４図（ａ）、（ｂ）は本発明の１実
施例における固相成長に及ぼす成長前の形状規制の効果
を示す断面模式図、第５図（ａ）、（ｂ）、（ｃ）は本
発明の１実施例における工程を説明するための断面模式
図、第６図（ａ）、（ｂ）、第７図、第８図、第９図、
第１０図、第ｉｔ図はそれぞれ本発明の実施例を示す断
面模式図である。 １・・・基板 ３・・・締縁膜 ４０・・・結晶性支持体（第１次５ｏＩ）５０・・・超
薄膜ＳＯＩ

Claims (1)

1. 【特許請求の範囲】 １、絶縁物基板の上に、または半導体基板上に設けられ
   た絶縁層の上に、半導体層が設けられたＳＯＩ（Ｓｅｍ
   ｉｃｏｎｄｕｃｔｏｒ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）構
   造を有する半導体装置において、上記半導体層は、上記
   絶縁物基板または上記絶縁層上に選択的に形成された第
   １の厚さを有する結晶性支持体と、上記結晶性支持体の
   少なくとも一部と接触して上記絶縁物基板上に延在し、
   上記第１の厚さより薄い厚さを有する第２の結晶性半導
   体層により構成されていることを特徴とする半導体装置
   。 ２、上記結晶性支持体が上記絶縁物基板または上記絶縁
   層上に間隔を置いて設けられ、かつ、上記第２の結晶性
   半導体層が少なくとも上記結晶性支持体上、および上記
   結晶性支持体間の上記絶縁物基板または上記絶縁層上に
   設けられていることを特徴とする請求項１記載の半導体
   装置。 ３、上記第２の厚さが０．１μｍ以下であることを特徴
   とする請求項１または２記載の半導体装置。 ４、上記結晶性支持体は、上記第２の結晶性半導体層と
   同一の材料、または少なくとも上記第２の結晶性半導体
   層の構成元素を含む材料によって構成されていることを
   特徴とする請求項１、２または３記載の半導体装置。 ５、上記結晶性支持体は上記半導体基板から分離された
   半導体の一部から成り、上記半導体基板と同一の材料か
   ら成ることを特徴とする請求項１、２、３または４記載
   の半導体装置。 ６、上記結晶性支持体の端面の上記基板面上に対する角
   度が４５〜９０゜であることを特徴とする請求項１、２
   、３、４または５記載の半導体装置。 ７、絶縁物基板の上に、または半導体基板上に設けられ
   た絶縁層の上に、第１の厚さを有する結晶性支持体を設
   ける工程と、上記結晶性支持体の少なくとも一部と接触
   して上記絶縁物基板上に延在し、上記第１の厚さより薄
   い厚さを有する第２の半導体層を設ける工程と、上記接
   触部を種として上記第２の半導体層を固相エピタキシャ
   ル成長により単結晶化する工程とを含むことを特徴とす
   る半導体装置の製造方法。 ８、上記絶縁物基板または上記絶縁層上に第１および第
   ２の上記結晶性支持体を間隔を置いて設け、かつ、上記
   第２の半導体層を少なくとも上記結晶性支持体上および
   上記結晶性支持体間の上記絶縁物基板または上記絶縁層
   上に設け、上記第２の半導体層の単結晶化に先立ち、上
   記第１の結晶性支持体に接触する上記第２の半導体層と
   上記第２の結晶性支持体に接触する上記第２の半導体層
   とを分離加工することを特徴とする請求項７記載の半導
   体装置の製造方法。