JPH04373171A

JPH04373171A - 半導体素子の作製方法

Info

Publication number: JPH04373171A
Application number: JP17575691A
Authority: JP
Inventors: Takeshi Ichikawa; 武史市川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1991-06-21
Filing date: 1991-06-21
Publication date: 1992-12-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体結晶物品の形成
方法に係り、特に誘電体分離された半導体結晶層或は、
絶縁物上の半導体結晶層に、電子デバイス、集積回路を
形成する場合に好適に用いられる半導体結晶物品の形成
方法に関する。

【０００２】

【従来の技術】絶縁物上にＳｉ半導体結晶を形成する技
術、すなわちＳｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏ
ｒ（ＳＯＩ）技術は、従来から多くの研究が成されてき
た。其の駆動力は、通常のＳｉ集積回路を作成するバル
クＳｉ基板では到達しえない数々の優位点がこのＳＯＩ
デバイスに存在することにある。すなわち、■　　誘電
体分離が容易で高集積化が可能。■　　対放射線耐性に
優れている。■　　浮遊容量が低減され高速化が可能と
なる。■　　ウエル工程が省略できる。■　　ラッチア
ップを防止できる。■　　薄膜化による完全空乏型電界
効果トランジスタが可能になる。以上のデバイス特性上
の多くの利点を実現するために、ここ数十年に渡り、Ｓ
ＯＩ構造の形成方法について研究されてきており、其の
内容は、Ｓｐｅｃｉａｌ　Ｉｓｓｕｅ　：”Ｓｉｎｇｌ
ｅ−ｃｒｙｓｔａｌ　ｓｉｌｉｃｏｎ　ｏｎ　ｎｏｎ−
ｓｉｎｇｌｅ−ｃｒｙｓｔａｌ　ｉｎｓｕｌａｔｏｒｓ
”；　ｅｄｉｔｅｄ　ｂｙ　Ｇ．Ｗ．Ｃｕｌｌｅｎ，Ｊ
ｏｕｒｎａｌ　ｏｆ　Ｃｒｙｓｔａｌ　Ｇｒｏｗｔｈ，
　ｖｏｌｕｍｅ　６３，ｎｏ　３，　ｐｐ　４２９〜５
９０（１９８３）　にまとめられている。ＳＯＩ技術の
最も古くは、単結晶サファイア基板上に、ＳｉをＣＶＤ
（化学気相法）で、ヘテロエピタキシー成長させて形成
するＳＯＳ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｓａｐｈｉｒｅ）
が知られており、最も成熟したＳＯＩ技術として一応の
成功を収めはしたが、Ｓｉ層と下地サファイア基板界面
の格子不整合により大量の結晶欠陥、サファイア基板か
らのアルミニウムのＳｉ層への混入、そして何よりも基
板の高価格と大面積化への遅れにより、其の応用の広が
りが妨げられている。

【０００３】比較的近年には、サファイア基板を使用せ
ずにＳＯＩ構造を実現しようという試みが行なわれ、次
の三つに大別される。（１）Ｓｉ単結晶基板を表面酸化後に、窓を開けてＳｉ
基板を部分的に表出させ、その部分を種子結晶として横
方向へエピタキシャル成長させ、ＳｉＯ２上へＳｉ単結
晶層を形成する。この場合には、ＳｉＯ２　上にＳｉ層
の堆積を伴う。（２）Ｓｉ単結晶基板そのものを活性層として使用し、
その下部にＳｉＯ２　を形成する。この方法は、Ｓｉ層
の堆積を伴わない。（３）Ｓｉ単結晶基板を種結晶として全く用いずに非晶
質絶縁基板上に単結晶層を成長させる。この場合には、
Ｓｉ単結晶基板を必要としない。

【０００４】（１）を実現する手段として、ＣＶＤ法に
より、直接、単結晶層Ｓｉを横方向エピタキシャル成長
させる方法、非晶質Ｓｉを堆積して、熱処理により固相
横方向エピタキシャル成長させる方法、非晶質あるいは
多結晶Ｓｉ層に電子線、レーザー光等のエネルギービー
ムを収束して照射し、溶融再結晶により単結晶層を下地
単結晶基板を種子結晶としてＳｉＯ２　上に成長させる
方法、そして、棒状ヒーターにより帯状に溶融領域を走
査する方法（Ｚｏｎｅ　ｍｅｌｔｉｎｇ　ｒｅｃｒｙｓ
ｔａｌｌｉｚａｔｉｏｎ）がある。

【０００５】これらの方法にはそれぞれ一長一短がある
が、その制御性、生産性、均一性、品質に多大の問題を
残しており、いまだに、実用化したものはない。たとえ
ば、ＣＶＤ法は平坦薄膜化するには、犠牲酸化が必要と
なり、固相成長法ではその成長距離が短く、素子をその
小さな領域に作成し回路を構成するという素子設計に大
きな制約となる。また、ビームアニール法では、集束ビ
ーム走査による処理時間と、ビームの重なり具合、焦点
調整などの制御性に問題がある。このうち、Ｚｏｎｅ　
Ｍｅｌｔｉｎｇ　Ｒｅｃｒｙｓｔａｌｌｉｚａｔｉｏｎ
法がもっとも成熟しており、比較的大規模な集積回路も
試作されてはいるが、依然として、亜粒界等の結晶欠陥
は、多数残留しており、少数キャリヤーデバイスを作成
するにいたってない。また、いずれの方法もＳｉ基板を
必要とするためガラスのような透明な非晶質絶縁物基板
上にＳｉ単結晶層を形成することは不可能である。

【０００６】（２）を実現する手段としては、次の４種
類の方法が上げられる。■　　Ｖ型の溝が表面に異方性
エッチングされたＳｉ単結晶基板に酸化膜を形成し、該
酸化膜上に多結晶Ｓｉ層をＳｉ基板と同じ程厚く堆積し
た後、Ｓｉ基板の裏面から研磨によって、厚い多結晶Ｓ
ｉ層上にＶ溝に囲まれて誘電分離されたＳｉ単結晶領域
を形成する。この手法に於ては、結晶性は、良好である
が、多結晶Ｓｉを数百ミクロンも厚く堆積する工程、単
結晶Ｓｉ基板を裏面より研磨して分離したＳｉ活性層の
みを残す工程には、制御性、生産性に多大の問題がある
。■　　ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　ｉ
ｏｎ　ｉｍｐｌａｎｔｅｄ　ｏｘｙｇｅｎ）　と称され
るＳｉ単結晶基板中に酸素のイオン注入によりＳｉＯ２
　層を形成する方法であり、Ｓｉプロセスと整合性が良
いため現在もっとも成熟した手法である。しかしながら、ＳｉＯ２　層形成をするためには、酸素
イオンを１０１８ｉｏｎｓ／ｃｍ２　以上も注入する必
要があり、注入時間は膨大であり、生産性は低く、ウエ
ハーコストは高い。更に、結晶欠陥は多く残存し、依然
として少数キャリヤーデバイスを作成できる品質に至っ
ていない。 ■　　Ｓｉ単結晶基板を熱酸化したもう一方のＳｉ単結
晶基板或は、石英基板に熱処理、又は接着剤を用いて張
り合せ、ＳＯＩ構造を形成する方法がある。デバイスの
ための活性層に均一に薄膜化する必要があり、数百ミク
ロンもの厚さのＳｉ単結晶基板を研磨によってミクロン
オーダーかそれ以下にする。本方法においては、その生
産性、制御性、均一性に多くの問題点が存在する。また
、２枚の基板を必要とするためにそのコストも高くなる
。 ■　　多孔質Ｓｉの酸化による誘電体分離によりＳＯＩ
構造を形成する方法がある。本方法は、Ｐ型Ｓｉ単結晶
基板表面にＮ型Ｓｉ層をプロトンイオン注入（Ｉｍａｉ
ｅｔ　ａｌ．，Ｊ．Ｃｒｙｓｔａｌ　Ｇｒｏｗｔｈ，ｖ
ｏｌ　６３，５４７（１９８３））、もしくは、エピタ
キシャル成長とパターニングによって島状に形成し、表
面よりＳｉ島を囲むようにＨＦ溶液中の陽極化成法によ
りＰ型Ｓｉ基板のみを多孔質化したのち、増速酸化によ
りＮ型Ｓｉ島を誘電体分離する方法である。本方法でも
本質的には、Ｓｉ単結晶基板の結晶性を利用したもので
ありガラスのような非単結晶であり、光透過性基板上に
結晶性のすぐれたＳｉ層を形成することはできない。

【０００７】（３）を実現する手段としては、非晶質絶
縁基板上に非晶質Ｓｉ膜を固相成長法により結晶化させ
、大粒径の結晶層を得る方法がある。使用される非晶質
Ｓｉ層はＳｉＨ４　，Ｓｉ２　Ｈ６　を用いて低温で形
成する方法や、Ｓｉのイオン注入による方法等が提案さ
れているが、結晶粒界を制御できないために形成する素
子間で特性のバラツキが多いことや結晶粒界での特性の
劣化等問題点も多い。

【０００８】更に、上記問題点を考慮し、（３）を実現
する手段としてＳｉ単結晶基板の結晶性を利用せずに結
晶性が優れた半導体層を固相成長法を用いて形成する方
法が提案されている（特願平１−０８１１０２号）。

【０００９】ガラスに代表される非単結晶性基板上には
一般には、その結晶構造の無秩序性から、堆積した薄膜
Ｓｉ層は、基板の無秩序性を反映して、非晶質か、良く
て多結晶層にしかならず、高性能なデバイスは作成でき
ない。それは、基板の結晶構造が非晶質であることによ
っており、単に、非晶質Ｓｉ層を結晶化しても、良質な
単結晶層は得られない。この問題点を解決したものが引
用した上記発明（特願平１−０８１１０２号）であった
。この発明を概略説明すると、非晶質基板表面に形成し
た、固相成長の起点となる各核形成位置を人工的に制御
した非晶質半導体層を形成し、その位置を決定し、固相
成長法により結晶成長を施し所望の大きさの結晶性の優
れた単一構造を有する結晶領域を得るものである。

【００１０】

【発明が解決しようとする課題】ここで、結晶領域の大
きさは、その成長時間を決定するものであり、例えばＳ
ｉの固相成長の場合、数μｍの結晶を得るのに１００時
間程度の熱処理時間を必要とし、工業的生産性を考慮す
ると短時間に成長が終了したほうが望ましいことはいう
までもなく、さらに固相成長法による、単一構造を有す
る樹枝状結晶領域の成長距離はｉｎｔｒｉｎｓｉｃ膜の
場合数μｍ程度であり、さほど大きく取れるわけでない
ため、結晶領域の縮小化は必須の要求となるのである。

【００１１】

【課題を解決するための手段】従来提案されてきた方法
は、ひとつの素子にひとつの結晶を成長させる方法を提
案してきたが、後のデバイスプロセスを考慮すると必ず
しも一素子に一結晶が存在している必要がなく、一結晶
に形成される粒界の位置さえ予測できれば実効的に一素
子にひとつの結晶が形成されたのと同様な効果があるこ
とを洞察した結果、本発明を考案したものである。

【００１２】本発明の半導体結晶物品の形成方法は、固
相成長法により非晶質半導体から半導体結晶を形成する
半導体結晶物品の形成方法において、形成する半導体素
子内の所望の領域にのみ、位置制御した単一構造を有す
る結晶領域を成長させることを特徴とする。

【００１３】以下、本発明について実施態様例に基づい
て説明する。なお、本発明の用途は必ずしも電界効果型
トランジスタに限定されるものではないが、本発明は半
導体結晶層に電界効果型トランジスタを作成する場合に
特に効果的に作用するため、本発明の実施態様例として
電界効果型トランジスタを取り上げて説明する。

【００１４】まず、本発明に到る技術的背景について説
明する。

【００１５】電界効果型トランジスタは　Ｆｉｅｌｄ　
ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒの訳語であって三端
子の半導体素子であり、大規模集積回路の基本素子とし
て、バイポーラトランジスタと並んでもっとも重要なデ
バイスである。そのなかでも、絶縁ゲート型電界効果ト
ランジスタ　Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｆｉｅｌ
ｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ　は重要であ
り、特に絶縁物にＳｉＯ２　を使用するＭｅｔａｌ　Ｏ
ｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　
Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ　（以下、ＭＯＳ
ＦＥＴという）は重要な素子である。

【００１６】以下、ＭＯＳＦＥＴの断面図を図６として
示し、その構造と作成工程を説明する。基板２１は、Ｓ
ｉＯ２　を主成分とする非単結晶基板であり、その表面
に島状に絶縁分離された半導体層が形成されその内部に
単一構造を有する結晶領域２５より成る半導体領域が形
成されている。その内部には粒界は存在しない。図６に
示すＭＯＳＦＥＴは、ソース２２、ゲート２３、ドレイ
ン２４の３端子よりなり、制御されるべきキャリヤーは
ソースより注入されチャネル部となる結晶領域２５を通
過する際にゲートに印加される電圧によりゲート絶縁膜
２６を介して変調される。このゲートによって制御され
たキャリヤーはドレイン電極より流出する。一般にソー
ス領域２７とドレイン領域２８は低抵抗化と接合の形成
のため高濃度に不純物を添加する必要があり、多くの場
合イオン注入によってＮ型あるいはＰ型の不純物である
燐、あるいはホウ素等を添加している。この高濃度イオ
ン注入の際にソース、ドレイン領域の単結晶は、注入損
傷を大量に受け非晶質化してしまい、該ソース、ドレイ
ン領域を低抵抗化し良好な接合をチャネル領域の間に形
成する為に、後の熱的処理により固相で結晶回復させ、
結晶構造を非晶質から単結晶や多結晶に回復させる。

【００１７】以上のことから、単一のＭＯＳＦＥＴを作
成する際には、チャネル部は単一構造を有する結晶領域
からなる良質な結晶層である必要性は素子を高性能に作
動させるために歴然として存在する。チャネル部に結晶
粒界等の欠陥があるとキャリヤーの輸送にとって障壁や
散乱の原因となるからである。しかしながら、ソースや
ドレイン領域はその形成過程において非晶質化されるこ
とは上述のとうりであり、必ずしも良質な結晶領域が結
晶化した初期状態からチャネル部より連続に形成されて
いる必要はない。すなわち、ソース、ドレイン領域は、
いずれ非晶質化される運命にある為、該領域内の結晶構
造に無関係となるのである。このことは、ひとつのＭＯ
ＳＦＥＴを作成するひとつの素子部のなかには、単一ド
メイン結晶を形成する必要がなく、ソース、ドレイン領
域に粒界が存在する結晶構造でも良いことを意味する。これは、結晶成長させるべき領域の縮小につながり、そ
のため、前述したような固相成長にかかる多大な時間を
大きく短縮させることが可能となり、工業的に極めて重
要なる改良となるうえ、成長距離が数μｍと短いという
固相成長の大きなデメリットのために生じる、その小さ
な領域に１つの素子を組み込み、さらに回路を構成しな
ければならないという素子設計上の厳しい制約を大幅に
軽減することができる。

【００１８】以下、本発明の実施態様例について図面を
用いて詳細に説明する。

【００１９】図１〜図５は本発明の半導体結晶物品の形
成方法を説明するための工程図である。

【００２０】まず図１に示すように、ＳｉＯ２　を主成
分とする非単結晶基板１１に非晶質半導体層１２を形成
する。この非晶質半導体層の形成方法は特に限定される
ものでなく、例えば半導体層がＳｉの場合、ＳｉＨ４　
やＳｉ２　Ｈ６　ガスを用いた減圧ＣＶＤ法、プラズマ
ＣＶＤ法、スパッタ法、蒸着法等の他に多結晶Ｓｉや非
晶質Ｓｉにイオン注入を施した非晶質Ｓｉを用いても一
向に構わない。また図２に示すように非晶質半導体層１
２を島状に絶縁分離するとそれぞれの素子間での相互作
用がなく大きな利点となる。次いで図３に示すように、
チャネル領域に相当する領域に、他の領域と比べて、人
工的に固相成長の核形成頻度が高く、インキュベーショ
ンタイムの短い核形成サイトを形成し、その後に該サイ
トから単一構造を有する結晶１３を固相成長させ、チャ
ネル部を単一構造を有する結晶領域で形成する。核形成
サイトの形成方法は核形成サイトの領域と他の領域の不
純物密度を変える方法（特願平１−０８１６９７号）、
イオン注入の条件を変える方法（特願平１−２５７６４
３号）、温度を変える方法（特願平１−０８１６９９号
）、膜厚を変える方法（特願平２−０９１６５５号）等
が提案されているがこれも特に限定されるものではない
。さらに、ソース、ドレインに相当する領域は特に単一
構造を有する結晶領域である必要性はなく、もちろん単
一構造を有する結晶領域でも構わないが、多結晶半導体
領域や非晶質半導体領域であっても構わない。その後、
単一構造を有する結晶１３内にチャネル部が存在するよ
うにＭＯＳＦＥＴを作成する。ここでいう単一構造を有
する結晶とは、固相成長に特有な樹枝状結晶のような双
晶等の存在する結晶も含む。即ち結晶粒界の存在しない
結晶を意味するものである。該ＭＯＳＦＥＴのソース、
ドレイン領域形成に際して、Ｎ型あるいは、Ｐ型不純物
を高濃度にチャネル上部に位置するゲート酸化膜１４上
のゲート電極１５をマスクとしてイオン注入する（図４
）。この為粒界をふくむ多結晶や非晶質であったソース
、ドレイン領域の結晶構造は、破壊され、大量の損傷が
導入された結果、その長距離秩序が失われており、非晶
質となっている。その後、図５に示すように熱処理を施
すことにより、その結晶構造は回復され、不純物が活性
化されて低抵抗のソース、ドレイン領域１７が形成され
る。さらにソース電極、ドレイン電極１６を形成する。この最終的に作成されたＭＯＳＦＥＴの特性は、単一構
造を有する結晶領域内部に１つのＭＯＳＦＥＴを形成し
たもの（チャネル領域、ソース領域、ドレイン領域を形
成したもの）の特性となんら遜色なく良好な特性を示し
、その特性分布も結晶粒界の影響もなく小さい。さらに
、本発明においてはチャネル部に相当する大きさ程度に
単一構造を有する結晶領域を成長させればよく、結晶成
長時間は、１つの素子にたいして単一構造を有する結晶
領域を成長させる場合に比較して、大幅にその形成時間
を短縮することができる。そのうえ、成長距離が数μｍ
と短いという固相成長の大きなデメリットがあるが、そ
の小さな領域に１つの素子を組み込み、さらに回路を構
成しなければならないという素子設計上の厳しい制約を
大幅に軽減することもできる。

【００２１】

【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。

【００２２】（実施例１）本発明の第１実施例を図７〜
図１２を用いて説明する。図７に示すように、溶融石英
基板３１上に非晶質Ｓｉ３２を減圧ＣＶＤ装置により１
０００Å堆積する。堆積条件は以下のとおりである。

【００２３】堆積温度・・・・・・５５０℃ ガス・・・・・・ＳｉＨ４堆積圧力・・・・・・０．３Ｔｏｒｒ堆積時間・・・・・・５５分次に、上記非晶質Ｓｉ３２を３μｍ×１５μｍの大きさ
に通常の半導体プロセスのフォトリソグラフィ工程によ
り島状にパターニングする（図８）。その後イオン注入
法によりＳｉ＋　イオンを加速電圧７０ＫｅＶ，４Ｅ１
４／ｃｍ２　で注入し、さらに１μｍ角のレジストマス
クで核形成サイト領域を島状内にパターニングし、核形
成サイト以外の領域に加速電圧７０ＫｅＶ，２Ｅ１５／
ｃｍ２　で再びＳｉ＋　イオン注入を行なう。次いで図
９に示すように、６００℃２０時間の熱処理を施し核形
成サイトを中心に直径約３μｍの単一構造を有する結晶
３３を成長させた。この時他の領域はまだ非晶質Ｓｉの
ままである。さらに引き続き熱処理温度を７００℃とし
５時間の処理を行ない他の領域も結晶化させ平均結晶粒
径が約１０００Åの多結晶Ｓｉ３４を得た（図１０）。この半導体薄膜３４上にゲートＳｉＯ２　酸化膜３５を
常圧ＣＶＤ装置により形成した。その後通常の半導体プ
ロセスによってＭＯＳＦＥＴを形成した。プロセスフロ
ーを以下に示す。この時ソース、ドレイン領域３７はＡ
ｓもしくはＢ等のイオン注入法により形成したため、１
度完全に非晶質化され、其の後の熱処理により再結晶化
し低抵抗のソース、ドレイン領域３９として形成されて
いる。

【００２４】（ＭＯＳＦＥＴ作成プロセスフロー）（１
）常圧ＣＶＤ法により、ゲートＳｉＯ２　酸化膜３５を
形成する。（２）減圧ＣＶＤ法により、多結晶Ｓｉゲート電極膜３
６を形成する（図１１）。（３）多結晶Ｓｉゲート電極膜３６へイオン注入する。（４）ソース、ドレイン領域へイオン注入する。（５）熱処理により、ソース、ドレイン領域活性化を行
なう。（６）層間絶縁膜の形成を行なう。（７）Ａｌ電極３８を形成する。

【００２５】このようにして形成したＭＯＳＦＥＴ（図
１２）の特性は１つの単一構造を有する結晶領域内部に
１つのＭＯＳＦＥＴを形成したものと比べて、移動度そ
の他の電気的特性について同様な良好な特性を示し、諸
特性の分布も小さかった。

【００２６】（実施例２）本発明の第２実施例を図１３
〜１５を用いて説明する。溶融石英基板４１に非晶質Ｓ
ｉ４２を減圧ＣＶＤ装置により１０００Å堆積する。堆
積条件は以下のとおりである。

【００２７】堆積温度・・・・・・５５０℃ ガス・・・・・・ＳｉＨ４堆積圧力・・・・・・０．３Ｔｏｒｒ堆積時間・・・・・・５５分次に、上記非晶質Ｓｉ４２を３μｍ×１５μｍの大きさ
に通常の半導体プロセスのフォトリソグラフィ工程によ
り島状にパターニングする。その後イオン注入法により
Ｓｉ＋　イオンを加速電圧７０ＫｅＶ，４Ｅ１４／ｃｍ
２　で注入し、さらに１μｍ角のレジストマスクで核形
成サイト領域を島状内に複数パターニングし、核形成サ
イト以外の領域に加速電圧７０ＫｅＶ，２Ｅ１５／ｃｍ
２　で再びＳｉ＋　イオン注入を行なう。次いで６００
℃、２０時間の熱処理を施しチャネル直下とソース、ド
レイン領域に複数点ある核形成サイトを中心に直径約３
μｍの単一を構造を有する複数の結晶４３を成長させた
（図１３）。

【００２８】なお、チャネル領域は単一構造を有する結
晶領域であり、ソース、ドレイン領域は複数の結晶粒か
ら成る多結晶領域である。この半導体薄膜上に実施例１
に示したのと同様にゲートＳｉＯ２　酸化膜４５を常圧
ＣＶＤ装置により形成しその後通常の半導体プロセスに
よってＭＯＳＦＥＴを形成した。この時、図１４に示す
ようにソース、ドレイン領域はＡｓもしくはＢ等のイオ
ン注入法により形成したため、１度完全に非晶質化され
、其の後の熱処理により再結晶化し低抵抗のソース、ド
レイン領域４７として形成されている（図１５）。４６
はゲート電極、４８はソース、ドレイン電極となるＡｌ
電極である。

【００２９】このようにして形成したＭＯＳＦＥＴの特
性は１つの単一構造を有する結晶領域内部に１つのＭＯ
ＳＦＥＴを形成したものと比べて、移動度その他の電気
的特性について同様な良好な特性を示し、諸特性の分布
も小さかった。

【００３０】（実施例３）本発明の第３実施例を説明す
る。なお、各工程の説明は図７〜図９及び図１１を用い
、同一符号を用いて説明する。図７において、溶融石英
基板３１に非晶質Ｓｉ３２を減圧ＣＶＤ装置により１０
００Å堆積する。堆積条件は以下のとおりである。

【００３１】堆積温度・・・・・・５５０℃ ガス・・・・・・ＳｉＨ４堆積圧力・・・・・・０．３Ｔｏｒｒ堆積時間・・・・・・５５分次に、上記非晶質Ｓｉ３２を３μｍ×１５μｍの大きさ
に通常の半導体プロセスのフォトリソグラフィ工程によ
り島上にパターニングする（図８）。次いでイオン注入
法によりＳｉ＋　イオンを加速電圧７０ＫｅＶ，１Ｅ１
５／ｃｍ２　で注入し、その後核形成サイトとなる１μ
ｍ角領域にのみ２ＧＰａの静水圧をかけ６００℃、２０
時間の熱処理を行ない核形成サイトを中心に直径約３μ
ｍの単一構造を有する結晶を成長させた。この時、他の
領域はまだ非晶質Ｓｉのままである（図９）。

【００３２】この半導体薄膜上にゲートＳｉＯ２　酸化
膜を常圧ＣＶＤ装置により形成した実施例１に示した半
導体プロセスによってＭＯＳＦＥＴを形成した。この時
のソース、ドレイン領域はＡｓもしくはＢ等のイオン注
入法により形成し其の後の熱処理により結晶化している
（図１１）。その後通常の半導体プロセスによってＭＯ
ＳＦＥＴを形成した。

【００３３】このようにして形成したＭＯＳＦＥＴの特
性は、１つの単一構造を有する結晶領域内部に１つのＭ
ＯＳＦＥＴを形成したものと比べて移動度その他の電気
的特性について同様な良好な特性を示し、諸特性の分布
も小さかった。

【００３４】（実施例４）本発明の第４実施例を説明す
る。

【００３５】Ｓｉウエハを熱酸化し表面に約５０００Å
のシリコン酸化膜を形成したものを基板とし、非晶質Ｓ
ｉを原料ガスとしてＳｉ２　Ｈ６を用い４９０℃で減圧
ＣＶＤ装置により１０００Å堆積する。

【００３６】その後、基板温度を５８０℃に保持しなが
ら核形成サイトとなる領域のみ直径０．５μｍに集束さ
せた電子ビームを高速走査して電子線が２ｍＷ・ｓで照
射されるようにして熱処理した。ここで、電子ビームが
照射されている領域は、周囲より温度が高くなるために
核形成領域となり、それ以外の領域は非核形成領域とな
る。その後は６００℃で２０時間の熱処理を行ない核形
成サイトを中心に直径約３μｍの単一構造を有する結晶
を成長させた。この時、他の領域はまだ非晶質Ｓｉのま
まである。次に上記非晶質Ｓｉを３μｍ×１５μｍの大
きさに通常の半導体プロセスのフォトリソグラフィ工程
により島上にパターニングする。

【００３７】その後、熱酸化工程により約１０００Åの
ゲートＳｉＯ２　酸化膜を形成しさらに実施例１に示し
た半導体プロセスによってＭＯＳＦＥＴを形成した。こ
の時のソース、ドレイン領域はＡｓもしくはＢ等のイオ
ン注入法により形成しているため熱酸化工程により多結
晶化したソース、ドレイン領域は一旦非晶質化している
が、其の後の熱処理により再結晶化している。

【００３８】このようにして形成したＭＯＳＦＥＴ特性
は、１つの単一結晶構造から成る結晶内部に１つのＭＯ
ＳＦＥＴを形成したものと比べて、移動度その他の電気
的特性について同様な良好な特性を示し、諸特性の分布
も小さかった。

【００３９】（実施例５）本発明の第５実施例を説明す
る。

【００４０】アルミナ基板にＥＢ蒸着法により非晶質Ｇ
ｅを１０００Å堆積する。次に上記非晶質Ｇｅを３μｍ
×１５μｍの大きさに通常の半導体プロセスのフォトリ
ソグラフィ工程により島上にパターニングする。その後
、基板温度４００℃に保ちながら核形成サイトとなる領
域のみ直径０．５μｍに集束させた電子ビームを高速走
査して電子線が２ｍＷ・ｓで照射されるようにして熱処
理した。ここで、電子ビームが照射されている領域は、
周囲より温度が高くなるために核形成領域となり、それ
以外の領域は非核形成領域となる。その後電子ビーム照
射を打ち切り、熱処理のみを４時間ほど行ない、核形成
サイトを中心に直径約３μｍの単一結晶構造をもつＧｅ
結晶を成長させた。この時、他の領域はまだ非晶質Ｇｅ
のままである。この半導体薄膜上にゲートＳｉＯ２　酸
化膜を常圧ＣＶＤ装置により形成し、その後通常の半導
体プロセスによってＭＯＳＦＥＴを形成した。この時の
ソース、ドレイン領域はＡｓ、もしくはＢ等のイオン注
入法により形成し、其の後の熱処理により結晶化してい
る。

【００４１】このようにして形成したＭＯＳＦＥＴ特性
は１つの単一構造を有する結晶領域内部に１つのＭＯＳ
ＦＥＴを形成したものと比べて移動度その他の電気的特
性に対して同様な良好な特性を示し、諸特性の分布も小
さかった。

【００４２】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、電界効果型トランジスタのチャネル領域等のよ
うに、必要とする領域のみを、単一構造を有する結晶領
域としたため、成長時間の大幅な短縮がなされ、その生
産性が著しく向上されるうえ、成長距離が数μｍと短い
という固相成長の大きなデメリットに起因する、小さな
領域に１つの素子を組み込み、さらに回路を構成しなけ
ればならないという素子設計上の厳しい制約を大幅に軽
減することができる。

【図面の簡単な説明】

【図１】本発明の一実施態様例を表わす工程図である。

【図２】本発明の一実施態様例を表わす工程図である。

【図３】本発明の一実施態様例を表わす工程図である。

【図４】本発明の一実施態様例を表わす工程図である。

【図５】本発明の一実施態様例を表わす工程図である。

【図６】電界効果型トランジスタの断面図である。

【図７】本発明の第１実施例を表わす工程図である。

【図８】本発明の第１実施例を表わす工程図である。

【図９】本発明の第１実施例を表わす工程図である。

【図１０】本発明の第１実施例を表わす工程図である。

【図１１】本発明の第１実施例を表わす工程図である。

【図１２】本発明の第１実施例を表わす工程図である。

【図１３】本発明の第２実施例を表わす図である。

【図１４】本発明の第２実施例を表わす図である。

【図１５】本発明の第２実施例を表わす図である。

【符号の説明】１１　　基板、　　２１　　基板、　　３１　　基板、
　　４１　　基板、１２　　非晶質半導体層、　　３２
　　非晶質半導体層、　　４２　　非晶質半導体層、１
３　　単一結晶構造をもつ結晶、　　３３　　単一結晶
構造をもつ結晶、　　４３単一結晶構造をもつ結晶、１
４　　ゲート酸化膜、　　２６　　ゲート酸化膜、　　
３５　　ゲート酸化膜、　　４５ゲート酸化膜、１５　
　ゲート電極、　　２３　　ゲート電極、　　３６　　
ゲート電極、　　４６　　ゲート電極、１６　　Ａｌ電
極、　　２２　　Ａｌ電極、　　２４　　Ａｌ電極、　
　３８　　Ａｌ電極、４８　　Ａｌ電極、１７　　ソー
ス，ドレイン領域、　　３９　　ソース，ドレイン領域
、　　４７　　ソース，ドレイン領域、２５　　チャネ
ル領域、３４多結晶薄膜、３７　　非晶質半導体薄膜。

Claims

【特許請求の範囲】

【請求項１】　　固相成長法により非晶質半導体から半
導体結晶を形成する半導体結晶物品の形成方法において
、形成する半導体素子内の所望の領域にのみ、位置制御
した単一構造を有する結晶領域を成長させることを特徴
とする半導体結晶物品の形成方法。
【請求項２】　　前記半導体素子が絶縁ゲート型電界効
果トランジスタであり、前記所望部分がチャネル部を含
むことを特徴とする請求項１記載の半導体結晶物品の形
成方法。