JPH0346360A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0346360A JPH0346360A JP1182078A JP18207889A JPH0346360A JP H0346360 A JPH0346360 A JP H0346360A JP 1182078 A JP1182078 A JP 1182078A JP 18207889 A JP18207889 A JP 18207889A JP H0346360 A JPH0346360 A JP H0346360A
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- channel stopper
- junction
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に高速バイポーラ回路が
集積されたｔＣの保護素子のｍ遺に関する。
集積されたｔＣの保護素子のｍ遺に関する。
従来、バイポーラＩＣの外部サージ電圧等に対する保護
素子としてダイオードＤＩ、Ｄ２が第４図に示すように
、入出力端子等へ接続され、その構造は通常第３図に示
すようなＮ型エピタキシャル層中にトランジスタのベー
スと同時に形成されたＰ型ベース層７によりそれらの間
のＰＮ接合を利用したダイオードとして構成されていた
。また、図中、１はサブストレート層、２は埋込領域で
ある。
素子としてダイオードＤＩ、Ｄ２が第４図に示すように
、入出力端子等へ接続され、その構造は通常第３図に示
すようなＮ型エピタキシャル層中にトランジスタのベー
スと同時に形成されたＰ型ベース層７によりそれらの間
のＰＮ接合を利用したダイオードとして構成されていた
。また、図中、１はサブストレート層、２は埋込領域で
ある。
しかし、上述した従来の保護素子ｍ遺では、高速バイポ
ーラ素子による集積回路の場合、通常前記エピタキシャ
ル層を薄く設計するため、保護素子であるダイオードが
外部からのサージ電圧等に対して十分な破壊耐量がなく
、先に破壊することもあり、問題を有していた。
ーラ素子による集積回路の場合、通常前記エピタキシャ
ル層を薄く設計するため、保護素子であるダイオードが
外部からのサージ電圧等に対して十分な破壊耐量がなく
、先に破壊することもあり、問題を有していた。
本発明の目的は前記課題を解決した半導体装置を提供す
ることにある。
ることにある。
上述した従来のエピタキシャル層中に形成された保護ダ
イオードの構造に対し、本発明はサブストレート層中に
形成されたチャンネルストッパ層と埋込層との間のＰＮ
接合を保護ダイオードとしたという相違点を有する。
イオードの構造に対し、本発明はサブストレート層中に
形成されたチャンネルストッパ層と埋込層との間のＰＮ
接合を保護ダイオードとしたという相違点を有する。
前記目的を遠戚するため、本発明に係る半導体装置にお
いては、トランジスタ周辺に形成されたチャンネルスト
ッパ層と同時に形成されたＰ型チャンネルストッパ領域
と、前記トランジスタの埋込Ｒまたは埋込層と同時に形
成されたＮ＋型埋込領域とを接触させたＰＮ接合にて保
護ダイオードを構成したものである。
いては、トランジスタ周辺に形成されたチャンネルスト
ッパ層と同時に形成されたＰ型チャンネルストッパ領域
と、前記トランジスタの埋込Ｒまたは埋込層と同時に形
成されたＮ＋型埋込領域とを接触させたＰＮ接合にて保
護ダイオードを構成したものである。
以下、本発明の実施例を図により説明する。
（実施例１）
第１図は本発明の実施例１を示す断面図である。
図において、Ｐ−型サブストレート層１上にはＮ＋型型
埋領領域２Ｐ＋型チャンネルストッパ引上げ層３、Ｐ型
チャンネルストッパ領域４、Ｎ”型コレクタ高濃度領域
５を有している。チャンネルストッパ領域４及び埋込領
域２の間でＰＮ接合が形成され、このＰＮ接合によりサ
ージ保護ダイオード（第４図のダイオードに相当する）
が構成され、チャンネルストッパ引上げ層３及びコレク
タ高濃度領域５により表面の電極に接続されて第４図に
示すような回路が構成される。
埋領領域２Ｐ＋型チャンネルストッパ引上げ層３、Ｐ型
チャンネルストッパ領域４、Ｎ”型コレクタ高濃度領域
５を有している。チャンネルストッパ領域４及び埋込領
域２の間でＰＮ接合が形成され、このＰＮ接合によりサ
ージ保護ダイオード（第４図のダイオードに相当する）
が構成され、チャンネルストッパ引上げ層３及びコレク
タ高濃度領域５により表面の電極に接続されて第４図に
示すような回路が構成される。
本発明によれば、Ｐ型チャンネルストッパ領域４及びＮ
＋型型埋領領域２間ＰＮ接合を利用しているため、Ｐ型
チャンネルストッパ不純物濃度の制御により逆耐圧の設
計が容易となり、外部サージ電圧に対する破壊強度を高
くすることが可能となる。
＋型型埋領領域２間ＰＮ接合を利用しているため、Ｐ型
チャンネルストッパ不純物濃度の制御により逆耐圧の設
計が容易となり、外部サージ電圧に対する破壊強度を高
くすることが可能となる。
（実施例２）
第２図は本発明の実施例２を示す断面図である。
本実施例はＮ＋＋エミッタ層６、Ｐ型ベース７、及びＮ
＋型（コレクタ）埋込層２より構成されるバイポーラト
ランジスタの埋込層２を共用し、チャンネルストッパ領
域４との間でＰＮ接合による保護ダイオードを形成し、
第４図のダイオードＤ２として適用される。
＋型（コレクタ）埋込層２より構成されるバイポーラト
ランジスタの埋込層２を共用し、チャンネルストッパ領
域４との間でＰＮ接合による保護ダイオードを形成し、
第４図のダイオードＤ２として適用される。
以上説明したように本発明はＮ＋型の埋込領域とＰ型チ
ャンネルストッパ領域のＰＮ接合を保護ダイオードとす
ることにより、その逆耐圧をＰ型チャンネルストツバ不
純物濃度の制御により容易に設計でき、外部サージ電圧
に対する破壊強度も高くなるため、高速バイポーラ集積
回路の保護回路設計を容易にするという効果を有する。
ャンネルストッパ領域のＰＮ接合を保護ダイオードとす
ることにより、その逆耐圧をＰ型チャンネルストツバ不
純物濃度の制御により容易に設計でき、外部サージ電圧
に対する破壊強度も高くなるため、高速バイポーラ集積
回路の保護回路設計を容易にするという効果を有する。
第１図は本発明の実施例１を示す断面図、第２図は本発
明の実施例２を示す断面図、第３図は従来のサージ保護
ダイオードを示す断面図、第４図はサージ保護ダイオー
ドを含む集積回路の一例を示す図である。 １・・・Ｐ−型サブストレート層 ２・・・Ｎ＋型型埋領領 域・・・Ｐ＋型チャンネルストッパ引上げ層４・・・Ｐ
型チャンネルストッパ領域 ５・・・Ｎ＋＋コレクタ高濃度領域 ６・・・Ｎ＋＋エミッタ層 ７・・・Ｐ型ベース
明の実施例２を示す断面図、第３図は従来のサージ保護
ダイオードを示す断面図、第４図はサージ保護ダイオー
ドを含む集積回路の一例を示す図である。 １・・・Ｐ−型サブストレート層 ２・・・Ｎ＋型型埋領領 域・・・Ｐ＋型チャンネルストッパ引上げ層４・・・Ｐ
型チャンネルストッパ領域 ５・・・Ｎ＋＋コレクタ高濃度領域 ６・・・Ｎ＋＋エミッタ層 ７・・・Ｐ型ベース
Claims (1)
- （１）トランジスタ周辺に形成されたチャンネルストッ
パ層と同時に形成されたＰ型チャンネルストッパ領域と
、前記トランジスタの埋込層または埋込層と同時に形成
されたＮ＾＋型埋込領域とを接触させたＰＮ接合にて保
護ダイオードを構成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1182078A JPH0346360A (ja) | 1989-07-14 | 1989-07-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1182078A JPH0346360A (ja) | 1989-07-14 | 1989-07-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346360A true JPH0346360A (ja) | 1991-02-27 |
Family
ID=16111966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1182078A Pending JPH0346360A (ja) | 1989-07-14 | 1989-07-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346360A (ja) |
-
1989
- 1989-07-14 JP JP1182078A patent/JPH0346360A/ja active Pending
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