JPH0346824B2 - - Google Patents

Description

【発明の詳細な説明】

〔発明の利用分野〕 本発明はビツトマツプメモリによるグラフイツ
ク表示方式用の漢字等の文字パターンを記憶する
メモリを有する画像表示装置に係る。 〔発明の背景〕 ワードプロセツサなどの用途における文字表示
装置には従来よりコードリフレツシユ方式が多く
用いられていたが、グラフの表示や図形表示の要
望から、グラフイツク表示が必要となつた。グラ
フイツク表示を行うためにはビツトマツプリフレ
ツシユ方式となり、グラフや図形の表示には好適
であるが、漢字の表示においても漢字パターンを
ビツトマツプメモリ上に展開せねばならないの
で、従来のコードリフレツシユ方式の表示装置に
比較して表示処理速度が遅いという欠点があつ
た。 この問題は、ビツトマツプリフレツシユ方式の
表示装置を持つパーソナルコンピユータにおいて
も同じであり、この点を改良するため、CRTイ
ンターフエイス部にバレルシフタとビツトマスク
コントローラを設けて、速度の改善を計つてい
る。しかしながら、従来装置はキヤラクタジエネ
レータにおけるパターンデータの並びと、グラフ
イツクメモリにおけるメモリの並びが異つてお
り、CPUの処理機能を効率的に利用できるよう
になつていない。このようなパーソナルコンピユ
ータは、日本電気株式会社製の汎用パーソナルコ
ンピユータPC−100に関する「PC−100テクニカ
ルマニユアル」に開示されている。 〔発明の目的〕 本発明はかかる点に鑑み、ビツトマツプリフレ
ツシユ方式の表示方式であつても、簡単な回路構
成でCPUの高速処理機能を利用でき早い表示速
度が得られる画像表示装置を実現するにある。 〔発明の概要〕 第１の発明は、ドツトデータをCRTモニター
の表示画面の表示位置に対応させて記憶するビツ
トマツプグラフイツクメモリと、CRTモニター
の表示画面に表示すべき画像パターンのドツトデ
ータを前記ビツトマツプグラフイツクメモリに書
込む計算機ユニツトと、前記グラフイツクメモリ
からドツトデータを読出して映像信号を作り
CRTモニターで表示するCRTコントローラと、
前記計算機ユニツトによる前記グラフイツクメモ
リアクセスとCRTコントローラによる前記グラ
フイツクメモリアクセスを時分割制御する時分割
制御回路とを備えた画像表示装置において、前記
時分割制御回路に、前記計算機ユニツトからの連
続したアドレスを前記ビツトマツプグラフイツク
メモリをバイト単位でラスタ順方向に連続してア
ドレスするように変換して前記ビツトマツプグラ
フイツクメモリに与え、CRTコントローラから
のアドレスを前記ビツトマツプグラフイツクメモ
リをバイト単位でラスタ方向にアドレスするよう
に前記ビツトマツプグラフイツクメモリに与える
アドレスセレクタを設けることにより、ビツトマ
ツプグラフイツクメモリを計算機ユニツトと
CRTコントローラによつて高速にアクセスでき
るようにしたことを特徴とする。 そして第２の発明は、ドツトデータをCRTモ
ニターの表示画面の表示位置に対応させて記憶す
るビツトマツプグラフイツクメモリと、キヤラク
タジエネレータ部から画像パターンのドツトデー
タを読出して前記ビツトマツプグラフイツクメモ
リに書込む計算機ユニツトと、前記グラフイツク
メモリからドツトデータを読出して映像信号を作
りCRTモニターで表示するCRTコントローラ
と、前記計算機ユニツトによる前記グラフイツク
メモリアクセスとCRTコントロラにより前記グ
ラフイツクメモリアクセスを時分割制御する時分
割制御回路とを備えた画像表示装置において、前
記キヤラクタジエネレータ部に１つの文字パター
ンのドツトマトリツクスをラスタ方向にバイト単
位で区画してこれをラスタ順方向に１つの不揮発
性メモリに連続して収容した記憶手段を設け、前
記時分割制御回路に前記計算機ユニツトからの連
続したアドレスを前記ビツトマツプグラフイツク
メモリをバイト単位でラスタ順方向に連続してア
ドレスするように変換して前記ビツトマツプグラ
フイツクメモリに与え、CRTコントローラから
のアドレスを前記ビツトマツプグラフイツクメモ
リをバイト単位でラスタ方向にアドレスするよう
に前記ビツトマツプグラフイツクメモリに与える
アドレスセレクタを設けることによつて、キヤラ
クタジエネレータに格納されている文字パターン
のドツトデータを高速にビツトマツプグラフイツ
クメモリに転送できるようにしたことにある。 〔発明の実施例〕 以下、本発明の実施例を図面に従つて詳細に説
明する。 本発明の一実施例を用いたワードプロセツサは
第２図のごとく、一時記憶部および制御部を備え
た本体２０と入力部であるキーボード２１、印刷
部であるプリンタ２２、ならびに表示部である
CRTモニター２３で構成されており、これら本
体２０とプリンタ２２、キーボード２１および
CRTモニター２３は第３図のように、それぞれ
ケーブル２０１ないしは２０２ないしは２０３を
通して、制御信号ないし情報信号の授受を行うも
のである。なお、第２図で２４はフレキシブルデ
イスク装置（以下FDDと呼ぶ。）であり、本体２
０に一体的に組付けられている。 本体２０内には、第３図のブロツクダイヤグラ
ムで示される制御回路における破線内の制御部２
５が設置されているものである。すなわち該制御
部２５は、プログラム蓄積型計算機ユニツト（以
下CPUと呼ぶ。）からなるホストCPU２５１、不
揮発性メモリ（以下ROMと呼ぶ。）からなり電
源投入時に実行するプログラムを有するブード
ROM２５２、ワードプロセツサとしての機能を
実行するためのプログラムや情報を格納するため
の随時、読出し、書込み可能なメモリ（以下
RAMと呼ぶ。）からなるプログラムメモリ２５
３、ホストCPU２５１の指令に従つて画面表示
パターンを生成し、CRTモニター２３に映像信
号を送出するCRT表示回路２５４、ホストCPU
２５１の指令に従つてFDD２４を制御するフレ
キシブルデイスク制御回路（FDC）２５５、ホ
ストCPU２５１の指令に従つてプリンタ２２を
制御する信号や印字信号をプリンタ２２に送出し
たり、プリンタ２２の状態信号をプリンタ２２よ
り受けホストCPU２５１に送出するプリンタコ
ントローラ２５６、ホストCPU２５１の指令に
従つてキーボード２１を制御し、キーボード２１
からの入力信号をホストCPU２５１へ送出する
キー入力コントローラ２５７、および前記ホスト
CPU２５１、ブートROM２５２、プログラムメ
モリ２５３、CRT表示回路２５４、FDC２５５、
プリンタコントローラ２５６、およびキー入力コ
ントローラ２５７を結ぶ内部配線路ｄにより構成
されている。 ここでFDD２４は磁気式記憶媒体のフレキシ
ブルデイスクを駆動し前記フレキシブルデイスク
への情報の記録とフレキシブルデイスクからの情
報の読出しを行うものである。本体２０の略前面
には、前記記憶部に係るFDD２４の開口部が設
けられている。 次に、このワードプロセツサの全体動作につい
て説明する。前記のような構成において電源が投
入されると、ホストCPU２５１はブートROM２
５２のプログラムに従つて、本装置を第４図のご
ときデータ処理フローを持つたワードプロセツサ
として動作させるためのプログラムをFDD２４
に格納されたフレキシブルデイスクからプログラ
ムメモリ２５３内に移行せしめ、しかるのち、プ
ログラムメモリ２５３に移行したプログラムに従
つてワードプロセツサとしての動作を始める。更
に、同時に後述するCRT表示回路２５４の制御
を行うCPU１１１がCRT表示動作をするための
プログラムもFDD２４に格納されているフレキ
シブルデイスクから、後述するメモリ１２２へ移
送される。 なお、第４図におけるデータ処理フローにおい
て、処理ステツプ401ではワードプロセツサーと
しての処理開始メツセージと実行可能な処理作業
メニユーをCRTモニター２３に表示し、処理ス
テツプ402では操作者によるキーボード操作で指
定される作業メニユー選択入力を読込む。処理ス
テツプ403では指令された作業が入力処理作業か
どうかを判定し、処理ステツプ404では指定され
た作業が編集処理作業かどうかを判定し、処理ス
テツプ405では印刷処理作業かどうかを判定し、
処理ステツプ406では補助機能処理作業かどうか
を判定し、それぞれの処理ステツプから該当する
処理作業407〜410に分岐し、何れでもない場合に
は処理ステツプ401に戻る。補助機能とは、フレ
キシブルデイスク内の文書データを他のフレキシ
ブルデイスクにコピーするような機能を集約した
機能の総称である。 作業メニユー選択入力によつて入力処理407が
選択されると、ホストCPU２５１は第５図のご
ときデータ処理フローを持つた入力処理プログラ
ムを実行するようになる。入力処理中の文書デー
タは、プログラムメモリ２５３内の第５図のごと
き入力データ処理を実行するためのプログラムに
従つて、CRT表示回路２５４に信号線ａを介し
てコマンドやデータとして送られ、CRT表示回
路２５４は画像パターンを作成してそれを映像信
号に変換してCRTモニター２３に与え、CRTモ
ニター２３の管面に画像を表示する。前記文書デ
ータへのデータの入力に伴う処理の指令は、キー
ボード２１より入力されたデータや機能指示に従
つて行われる。 第５図におけるデータ処理フローにおいて、処
理ステツプ501は入力文書の書式設定事項をCRT
モニター２３に表示し、処理ステツプ502では操
作者によつてキーボードから入力される設定入力
を読取る。処理ステツプ503では上記設定に従つ
た入力画面を表示する。処理ステツプ504ではキ
ーボード２１からのデータ入力を読取り、処理ス
テツプ505でこれを表示する。処理ステツプ506で
データ入力作業終了の入力があつたかどうかを判
定し、未終了であれば処理ステツプ504に戻り、
終了であれば処理ステツプ507に進んで終了処理
を実行して第４図のデータ処理フローに戻る。終
了処理507は、入力されたデータをフレキシブル
デイスクに書込んで記憶するような処理である。 CRT表示回路２５４に対して文字表示のみを
行わしめる場合にあつては、プログラムメモリ２
５３に格納されているプログラムの指示より、ホ
ストCPU２５１がCRT表示回路２５４に対して
与えるデータの単位は画面における一行分の表示
文字に当るデータである。すなわち、ホスト
CPU２５１はキーボード２１から入力される一
文字毎の文字入力に応じて、行末に新規表示文字
を追加した一行分のデータを信号線ａを通じて
CRT表示回路２５４に送る。 操作者は逐次一文字ずつ入力するものである
が、ホストCPU２５１およびCRT表示回路２５
４は一行分のデータの表示処理を行わねばならな
いので、ホストCPU２５１内での入力の処理、
更にCRT表示回路２５４内での画面への描画処
理は操作者に待ち時間を与えないようにするには
高速データ処理が必要である。 第４図の編集処理408にあつては、キーボード
２１から入力される機能キー入力に従つて画面の
書換えが行われる。他の処理にあつても作業の指
示、経過等がCRTモニター２３に表示される。 次にCRT表示回路２５４について説明する。 第１図はCRT表示回路２５４の一実施例のブ
ロツクダイヤグラムを示している。第１図に示す
CRT表示回路２５４は核回路全体の制御を行な
うCPU１１１（例えば、インテル社の8086や
8088などが好適である。）、CPU１１１に必要な
クロツク等の信号を供給するクロツクジエネレー
タ１１２、グラフイツクメモリ１１７の内容を順
次読出すアドレス信号を作り出し、またCRTモ
ニター２３を制御する同期信号を発生するCRT
コントローラ１１３、グラフイツクメモリ１１７
からのパラレルのデータをシリアルの映像信号に
変換するシフトレジスタやCRTコントローラ１
１３からの同期信号をCRTモニター２３に供給
するドライバなどからなる周辺制御回路１１４、
映像信号と同期信号を受けて画像表示を行なう
CRTモニター２３、CPU１１１からのアクセス
信号とCRTコントローラ１１３からのアクセス
信号とを時分割で制御してグラフイツクメモリ１
１７に与えることによりメモリからのデータを
各々に送り出す時分割制御回路１１６、画面の画
像ビツトの１ビツト毎に対応した記憶素子がビツ
トマツプとして存在する128キロバイトのダイナ
ミツクRAM（64キロビツト×16ビツトワード、
但しCPUからは８ビツトのバイト単位でアクセ
スされる。）から構成されているグラフイツクメ
モリ１１７、該CRT表示回路２５４の上位にあ
たる第２図に示すホストCPU２５１や外部から
の事象に応じてCPU１１１に割込み信号を与え
プログラムを分岐させる割込コントローラ１１
８、シフト読出しや書込制御ビツトなどの制御情
報を保持する制御レジスタ１１９、メモリ１２２
とCG１２３に対するCPU１１１からのアクセス
と、第３図のホストCPU２５１からのアクセス
信号を多重制御するようにした衝突防止制御回路
１２０、メモリ１２２への多重化アドレス信号の
生成とリフレツシユ動作を制御するDRAMコン
トローラ１２１、ダイナミツクに記憶を保持する
ダイナミツクRAM１２２（以下DRAMと称
す。）、漢字、かな、英数文字などをドツトマトリ
ツクスパターンで記憶するROMからなるキヤラ
クタジエネレータ部（以下CGと称する。）１２３
から構成されている。 第３図のホストCPU２５１とCRT表示回路２
５４は制御信号とデータ信号線ａで結ばれてお
り、CRT表示回路２５４のCPU１１１、CRTコ
ントローラ１１３、時分割制御回路１１６、割込
コントローラ１１８、制御レジスタ１１９、衝突
防止制御回路１２０を相互に結んでいるのが
CPUバスｂであり、信号線ａとｂとのアクセス
信号を多重してDRAMコントローラ１２１とCG
１２３に与えるメモリバスｃがある。 次に、CG１２３の詳細を第６図に示す。 CG１２３は複数のROMからなるCGROM２３
１、メモリ内部バスからのアドレス信号により指
定されたCGROM２３１の１バイトデータをメモ
リバスｃのデータ線に供給するためのバスドライ
バとして、CGROM２３１の内容をそのままメモ
リバスｃのデータ線に供給するバスドライバ２３
２、CGROM２３１のデータを４ビツト単位で入
替えを行つてバスｃに供給するバスドライバ２３
３などから構成されている。ここで、信号線ｅ
は、制御レジスタ１１９にCPU１１１によつて
セツトされ、制御レジスタ１１９から与えられる
信号を伝達する。 更に、時分割制御回路１１６とグラフイツクメ
モリ１１７の内、書込制御に関した回路部分を第
７図に示す。 グラフイツクメモリ１１７への制御信号は時分
割制御信号発生回路１６１より与えられる。
CRTC１１３からの読出し時のアドレスとCPU
１１１からのアクセス時のアドレスとを切替える
アドレスセレクタ１６３、CRTC１１３からのア
クセスで読出されたパラレルデータをシリアルな
映像信号に変換するためのシフトレジスタ１４
１、CPU１１１からのアクセス時にCPUバスｂ
との間でデータをやり取りするバスドライバ１６
２、グラフイツクメモリ１１７のビツト単位の書
込みを制御する信号WEのマスクを制御する制御
レジスタ１１９の一部であるデータラツチ１９１
とCPU１１１からの書込み時にデータラツチ１
９１の内容に従つてWE信号をグラフイツクメモ
リ１１７へ与えるWEドライバ１６４などがグラ
フイツクメモリ１１７の周辺に接ながつている。 次に、CGROM２３１の構成について図を用い
て詳しく説明する。第８図は従来から市販されて
いる24×24ビツト構成のキヤラクタジエネレータ
ROM（例えば日立製作所が販売している
HN613256PA10〜PA18がそれに当る。）の文字
パターンのROMへの収容法を漢字「童」を例に
示している。当該ROMではコードリフレツシユ
表示回路方式に適合するように一つの文字を８×
８のビツトのパターンに分割して合計９ケの
ROMにより、一文字のドツトパターンを記憶し
ている。これはコードリフレツシユ方式において
文字番号とラスタアドレスからCGのラスタデー
タを得るために最小限のハードウエア構成で済む
という利点を有するが、本実施例にあるような
CPU１１１によりCG１２３を読出し、グラフイ
ツクメモリ１１７へ表示パターンを書込むビツト
マツプ表示方式にあつては隣り合う８×８ビツト
のパターンをCPU１１１が読出すときには次の
ROMに格納されているパターンのアドレスが32
キロバイト離れた空間にあるので、その度にアド
レツシングレジスタを操作せねばならず、CG読
出し処理に好適でない。そこで本実施例では、
CPU制御に適したCGROMの構成として第９図
に示すように24×24ビツトのパターンをバイト単
位に８×24ビツトに分割して一つのROMに連続
して収容した整列型CGを構成している。アドレ
スは全ROMを順に並べたときのアドレスを16進
で示している。 次に、グラフイツクメモリ１１７のアドレス構
成について図を用いて説明する。 映像信号は画像ビツトの直列な連らなりとし
て、ラスタ単位で構成されている。すなわち、画
面のリフレツシユのためのCRTC１１３からの読
出しは画面の始めから16ビツト単位に行われ、
MSBから順に直列変換され、LSBの次には次の
16ビツトのMSBが連らなつている。従来のグラ
フイツクメモリのアドレス構成を第１０図に示
す。領域１１７ａがCRT画面表示領域に対応す
る。 一方CPUにとつては24×24ビツトの文字パタ
ーンを扱うとき、ラスタスキヤン方向には３バイ
トの深さ、ラスタ順の方向に対しては24バイトの
深さにねる。CPU１１１として使われるインテ
ル社8086や8088にあつては連続するアドレスの繰
返し処理に対して、ストリング命令が用意されて
いる。すなわち、所定のレジスタに指定した源ア
ドレスから所定のレジスタに指定した行先アドレ
スへ指定されたバイト数のデータ転送が、最小限
の命令ステツプと、最短の処理時間で行われるも
のである。この処理方式において最大の効果を得
るには、一回の転送バイト数を大きく取るのが有
効である。この点に着目すれば、CPU１１１か
ら見たグラフイツクメモリ１１７のアドレスはラ
スタ順方向に並ぶべきである。 本実施例におけるグラフイツクメモリ１１７の
アドレス構成を第１１図に示す。このアドレス構
成を実現するために、第７図に示すアドレスセレ
クタ１６３へのCRTアドレスとCPUアドレスの
２群の入力とグラフイツクメモリ１１７へのアド
レス出力の対応は表１のようになる。

〔発明の効果〕

以上のように本発明によれば、CPUの特性を
最大限に利用してキヤラクタジエネレータとグラ
フイツクメモリをアクセスすることができ、高速
表示が可能となる。

【図面の簡単な説明】

第１図は本発明になる画像表示装置のブロツク
ダイヤグラム、第２図は本発明になる画像表示装
置を採用したワードプロセツサの外観図、第３図
はワードプロセツサの回路部のブロツクダイヤグ
ラム、第４図はワードプロセツサの動作プログラ
ムのフローチヤート、第５図はワードプロセツサ
の動作プログラムにおける入力処理に関するフロ
ーチヤート、第６図はCGの詳細ブロツクダイヤ
グラム、第７図はWE制御に関する回路部のブロ
ツクダイヤグラム、第８図は従来のCGROMのパ
ターンの構成とアドレスを示す図、第９図は本発
明になるCGの構成を示す図、第１０図は従来の
グラフイツクメモリのアドレス構成を示す図、第
１１図は本発明になるグラフイツクメモリのアド
レス構成を示す図、第１２図は本発明になる画像
表示装置として動作するためのCPUが実行する
一行表示のプログラムのフローチヤート、第１３
図はCRTCからの読出しとCPUからのアクセス
との時分割制御を示すタイミングチヤート、第１
４図は半角文字Ａを表示したグラフイツクメモリ
を示す図、第１５図は公知例回路でのグラフイツ
クメモリへの書込み処理のフローチヤート、第１
６図は本発明になる書込み処理のフローチヤート
である。 ２３……CRTモニター、１１１……プログラ
ム蓄積型計算機ユニツト、１１３……CRTコン
トローラ、１１６……時分割制御回路、１１７…
…グラフイツクメモリ、１２３……キヤラクタジ
エネレータ部、１６３……アドレスセレクタ、２
３１……CGROM。

Claims (1)

1. 【特許請求の範囲】 １ ドツトデータをCRTモニターの表示画面の
   表示位置に対応させて記憶するビツトマツプグラ
   フイツクメモリと、CRTモニターの表示画面に
   表示すべき画像パターンのドツトデータを前記ビ
   ツトマツプグラフイツクメモリに書込む計算機ユ
   ニツトと、前記グラフイツクメモリからドツトデ
   ータを読出して映像信号を作りCRTモニターで
   表示するCRTコントローラと、前記計算機ユニ
   ツトによる前記グラフイツクメモリアクセスと
   CRTコントローラによる前記グラフイツクメモ
   リアクセスを時分割制御する時分割制御回路とを
   備えた画像表示装置において、前記時分割制御回
   路は、前記計算機ユニツトからの連続したアドレ
   スを前記ビツトマツプグラフイツクメモリをバイ
   ト単位でラスタ順方向に連続してアドレスするよ
   うに変換して前記ビツトマツプグラフイツクメモ
   リに与え、CRTコントローラからのアドレスを
   前記ビツトマツプグラフイツクメモリをバイト単
   位でラスタ方向にアドレスするように前記ビツト
   マツプグラフイツクメモリに与えるアドレスセレ
   クタを備えたことを特徴とする画像表示装置。 ２ ドツトデータをCRTモニターの表示画面の
   表示位置に対応させて記憶するビツトマツプグラ
   フイツクメモリと、キヤラクタジエネレータ部か
   ら画像パターンのドツトデータを読出して前記ビ
   ツトマツプグラフイツクメモリに書込む計算機ユ
   ニツトと、前記グラフイツクメモリからドツトデ
   ータを読出して映像信号を作りCRTモニターで
   表示するCRTコントローラと、前記計算機ユニ
   ツトによる前記グラフイツクメモリアクセスと
   CRTコントローラによる前記グラフイツクメモ
   リアクセスを時分割制御する時分割制御回路とを
   備えた画像表示装置において、前記キヤラクタジ
   エネレータ部は１つの文字パターンのドツトマト
   リツクスをラスタ方向にバイト単位で区画してこ
   れをラスタ順方向に１つの不揮発性メモリに連続
   して収容した記憶手段を備え、前記時分割制御回
   路は前記計算機ユニツトからの連続したアドレス
   を前記ビツトマツプグラフイツクメモリをバイト
   単位でラスタ順方向に連続してアドレスするよう
   に変換して前記ビツトマツプグラフイツクメモリ
   を与え、CRTコントローラからのアドレスを前
   記ビツトマツプグラフイツクメモリをバイマツプ
   ト単位でラスタ方向にアドレスするように前記ビ
   ツトマツプグラフイツクメモリに与えるアドレス
   セレクタを備えたことを特徴とする画像表示装
   置。