JPH0693178B2

JPH0693178B2 - 表示装置

Info

Publication number: JPH0693178B2
Application number: JP62047562A
Authority: JP
Inventors: 幸雄阿部; 康夫酒井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-03-04
Filing date: 1987-03-04
Publication date: 1994-11-16
Anticipated expiration: 2009-11-16
Also published as: JPS63214887A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は表示装置に係り、特に、ビットマップ方式の表
示装置に関する。

〔従来の技術〕従来の装置において画面メモリデータの部分変更を行う
場合、マイクロコンピュータ（以下CPUと称する）は、（１）すでにメモリに書かれているデータを読み出しCP
Uに取込む。

（２）書き込む文字パターンをシフト処理する。

（３）メモリの元のデータの非書き換え部をマスクして
取り出し、シフト後の文字パターンの書き込みビットを
取り出して、両者の論理和を取る。

（４）出来上がったデータを同一アドレスのメモリへ書
き込む、という処理ステップを取っていた。

又CPUのビット処理は遅く、特にシフトにあっては複数
ビットシフトの命令が１ビットシフトのコマンドステッ
プを複数回繰り返すような方式になっていた。

一方、特開昭59−90156号公報に記載されているよう
に、シフトレジスタとカウンタを利用して、外部回路で
ビット単位の書き換えを実現する方式も提案されている
が、この方式ではCPUが書き込み動作を終わってもシフ
トレジスタが動作を終わり、実際にメモリにデータが書
き込まれるまで時間を要するため、連続して書き込みを
指示できず、１ビットの書き込みには好適なものの大量
のデータの書き込みには不適であった。

即ち、従来の装置において例えば画面メモリのアドレス
構成が第６図に示すようになっていた。この場合例え
ば、24×24ビットの文字パターンを扱うときラスタスキ
ャン方向には３バイトの深さ、ラスタ順の方向に対して
は24バイトの深さになる。CPUには通常順アドレスの繰
り返し処理に対してストリング命令が用意されている。
即ち所定のレジスタに指定した源アドレスから、行先ア
ドレスへ指定されたバイト数の転送が、最小の命令ステ
ップと、最短の処理時間で行われるようになっている。
このためこの処理方式において最大の効果を得るには１
回の転送バイト数を大きく取るのが有効である。そこ
で、この点に着目すれば、第７図に示されるように画面
メモリのアドレス構成として、ラスタ順方向に並べたも
のが用いられている。

〔発明が解決しようとする問題点〕

上記従来技術においては、メモリのアドレス構成が横並
びのものあるいは縦並びのものが採用されていたため、
画面メモリのアドレス構成を任意に選択することができ
ず、CPUの高速化を図るには十分ではなかった。

本発明の目的は、横並びのアドレスと縦並びのアドレス
いずれのアドレス構成でも画素情報が格納されているメ
モリをアクセスすることが可能な表示装置を提供するこ
とにある。

〔問題点を解決するための手段〕

前記目的は、画素情報を格納する画素情報格納領域を２
群で構成すると共に、一方の領域のアドレスを横並び
に、他方の領域のアドレスを縦並びに構成し、前記画素
情報格納領域のうちいずれか一方の領域を使用して前記
画素情報格納領域に格納されている画素情報をアクセス
する画素情報アクセス手段を設け、画素情報アクセス手
段によりアクセスされた画素情報を映像信号に変換して
画面上に画像を表示する表示手段とを設けることによっ
て達成される。

〔作用〕

メモリ手段に格納されている画素情報をアクセスする場
合横並び又は縦並びのアドレスに対応する画素情報格納
領域を使用してアクセスするので表示速度が高速になる
ように作用する。

〔実施例〕

以下、本発明をワードプロセッサに適用した例について
図面に従って詳細に説明する。第２図はワードプロセッ
サの構成を表したブロック図である。201は装置全体の
制御を行うCPUであり、202は不揮発性メモリ（以下ROM
と呼ぶ）からなり、電源投入時に実行するプログラムを
有するブートROM、203はCPU201に割込み信号を与え、プ
ログラムを分岐させる割込みコントローラ、204はCPU20
1の指令に従ってキーボード205を制御し、キーボード20
5からの入力信号をCPU201に送出するキー入力コントロ
ーラ、206はCPU201の指令によりプリンタ207を制御する
信号や、印字信号をプリンタ207に送出したり、プリン
タ207の状態信号をプリンタ207より受け、CPU201に送出
するプリンタコントローラ、208はCPU201の指令によりF
DD209を制御するフレキシブルディスクコントローラ（F
DC）、210はプログラムや情報を格納するための随時読
み出し書き込み可能なメモリ（以下RAMと呼ぶ）からな
るメインメモリ、211はCRTモニタ212に映像信号を送出
するCRT表示装置である。

次にワードプロセッサの全体動作について説明する。す
なわち、前記のような構成において、電源が投入される
と本装置はブートROM202のプログラムに従いFDD209のフ
レキシブルディスクに格納されているワードプロセッサ
として動作させるためのプログラムをメインメモリ210
に移行せしめ、しかる後メインメモリ210に移行したプ
ログラムに従ってワードプロセッサとしての動作を始め
る。文書入力処理を行う場合は、メインメモリ210内の
入力処理プログラムに従って行われる。つまり、入力処
理プログラムによりCRTコントローラ211にコマンドやデ
ータを送ることでCRTコントローラ211は画面パターンを
作成し、それを映像信号に変換してCRTモニタ212に与
え、CRTモニタ212の管面に表示画面を形成する。データ
入力に伴う処理の指令は、キーボード205より入力され
たデータや機能指示に従って行われるものである。以
後、データ入力の終了指示が有るまでこの動作を繰り返
す。データ入力終了の場合、終了指示がキーボード205
より入力されるとCPU201はこれを検知し、終了処理を実
行して、次の処理に備えるものである。

第１図は、本発明に係る表示装置のブロック図を示して
いる。101は画面メモリ108の内容を順次読み出すアドレ
ス信号を作り出し、また、CRTモニタ212を制御する同期
信号を発生するグラフィックディスプレイコントローラ
（以下GDCと呼ぶ）、103は画面メモリ108に対するCPU20
1からの書き込み信号を同期してCPU201の描画処理を支
援する画面メモリ制御回路、102は画面メモリ周辺の回
路に対するタイミング信号を発生する制御信号発生回路
であり、108は、両面の画像ビットの１ビット対応にビ
ットマップとして存在する画面メモリであり、ダイナミ
ックRAMにより構成される。109は、画面メモリ108より
読み出したデータをパラレル−シリアル変換するシフト
レジスタ、110は、GDC101からの水平，垂直同期信号を1
09のシフトレジスタからの映像信号との同期を取るため
の同期回路であり、212は映像信号と同期信号を受けて
画面表示を行うCRTモニタである。104はデータ選択用の
マルチプレクサ、111は画面メモリのアドレス選択用の
マルチプレクサ、107はさらにリフレッシュアドレス選
択用のマルチプレクサであって、共に入力信号線の内か
ら一組の信号を選択して出力する。105は画面メモリ108
の出力に対するバッファ、106は拡張されたアドレス領
域を、画面メモリ108のメモリ領域に変換するためのア
ドレス変換回路であり、例えば、ROMによりアドレス変
換を行う方法が考えられる。

次に第３図を参照し、108の画面メモリの動作モードに
ついて説明する。画面メモリ108は、CPU201が書き込み
を行う場合はリードモデイファイライトにより動作す
る。すなわち、CPU201からのデータはデータラッチ301
に一旦たくわえられ、パレルシフタ302により処理され
て、ライトコントローラ303に入力される。画面メモリ1
08の指定されたアドレスの内容は読み出されてライトコ
ントローラ303のもう一方の入力端子に与えられる。上
記２つの入力は動作レジスタ305に記憶された指示によ
り、ビット単位に論理演算され、画面メモリ108の指定
アドレスに書き込まれることになる。

次に、画面メモリ108のアドレス構成について図を用い
て詳細に説明する。ビデオ信号は映像ビットの直列な連
なりとしてラスタ単位で構成されている。すなわち、画
面のリフレッシュのためのGDC101からの読み出しは画面
の始めから16ビット単位であり、LSBから順に直列変換
され、MSBの次には次の16ビットのLSBがつながってい
る。

これは、前述のアドレス構成の並びを任意に選択可能と
して、画面メモリ108をアクセスするために、CPUからみ
た画面メモリ108のアドレス領域を拡張することによ
り、２つのアドレス構成を具備して、CPUのアドレス領
域の選択によりアドレス構成の並びを任意に選択可能と
したものである。第４図はそのアドレス構成を示す。

この場合、画面メモリ108のアドレス領域は、０番地か
ら65535番地の64Kバイト領域１（702）であるが、さら
に65536番地から131071番地の64Kバイト領域２（703）
を拡張し、画面メモリ108に対してどちらの領域からで
もアクセス可能としている。CPUからみたアドレス構成
は、０番地から65535番地のアドレス領域１（702）のラ
スタスキャン方向と同じ横並びとし、65536番地から131
071番地のアドレス領域２（703）をラスタ順方向と同じ
縦並びとしている。これにより画面メモリ108に対し横
線を描く場合は、例えば領域１（702）の０番地から127
番地に対してストリング命令を行えばよく、また縦線を
描く場合は、例えば領域２（703）の65536番地から6604
7番地に対してストリング命令を行えばよい。勿論、こ
の場合のアドレス構成を、０番地から65535番地を横並
びとし、65536番地から131071番地を縦並びとしている
が、その反対でもかまわない。

CPUのメモリマップ701と画面メモリ108の関係を第５図
に示す。この場合、CPUアドレス10000H（Ｈは16進数を
示す。以下同じ。）から1FFFFHのアドレス領域702を横
並びのアドレス構成とし、またCPUアドレス20000Hから2
FFFFHのアドレス領域703を縦並びのアドレス構成とし
て、アドレス領域703がアクセスされた場合にアドレス
変換回路106を介して、画面メモリ108をアクセスするよ
うにマルチプレクサ111を切換る構成となっている。ま
た、アクセス変換はROMにより行う方法も考えられる。
勿論、この場合のアドレス構成の並びは反対でもかまわ
ない。

また、画面メモリを２つに分割し、一方を画面メモリ領
域、他方をデータ領域として使用するような場合におい
ては、データ領域として、ラスタスキャン方向である横
並びになったアドレス領域をアクセスすることによりデ
ータ領域を連続したアドレスとして使用することがで
き、かつ画面メモリ領域とデータメモリ領域に対し、別
々にメモリ周辺回路を持つ必要がなくなるため回路構成
が簡略化できる。

次に第１図により、本回路の動作について説明する。

（１）CPU201からの処理（画面作成）。表示情報はビッ
ト単位で画面メモリ108に“1"（輝点）あるいは“0"
（暗点）を書き込むことで表示される。文字の表示はキ
ャラクタジェネレータより指定された文字のパターンを
表示すべき108の画面メモリのバイトアドレスへストリ
ング命令を用いて書き込むことにより画面に文字が表示
されることになる。ところで、半角文字は横幅が1.5バ
イトになるので、文章の中に半角文字が１文字でも入る
と、画面メモリ108の中では文字パターンのビット位置
が４ビットずれて整合しない事態が発生する。このとき
画面メモリ制御回路を有さない構成では、キャラクタジ
ェネレータから画面メモリ108への文字パターンの転送
処理において１バイト転送する毎にビット処理をしなけ
ればならなかった。つまり、8086,8088CPUにとってはス
トリング命令によるメモリ移動が利用できなかった。本
発明にあっては、画面メモリ制御回路103を備えること
で、CPU201に替わりビットシフト処理，マスク処理等を
行うことができるので、前記ストリング命令を利用し、
高速な画面メモリ108への書き込みを実現することがで
きる。

（２）CPU201からの処理（データ処理）。画面メモリ10
8に縦線を描く場合、CPU201からの書き込みデータは、
マルチプレクサ104,105を介して画面メモリ108へ書き込
まれる。このときのCPUアドレスはラスタ順方向である
縦並びのアドレス領域である。制御信号発生回路102はC
PUのアドレスを判断し、マルチプレクサ111に対してア
ドレス変換回路106で変換されたアドレスか、スルーの
アドレスを選択する信号を与える。マルチプレクサ107
はラスタ順方向のアドレスを選択して画面メモリ108へ
アドレスを与える。

また画面メモリ108の一部をデータ記憶領域として使用
する場合、CPU201からの書き込みデータは、マルチプレ
クサ104,105を介して画面メモリ108へ書き込まれる。こ
のときのCPUアドレスはラスタスキャン方向である横並
びのアドレス領域である。制御信号発生回路102はCPUの
アドレスを判断し、マルチプレクサ111に対してアドレ
ス変換回路106で変換されたアドレスか、スルーのアド
レスを選択する信号を与える。マルチプレクサ107はラ
スタスキャン方向のアドレスを選択して画面メモリ108
へアドレスを与える。本方式によれば、アドレスを連続
的に使用することができ、データ領域としてメモリを有
効に利用することが出来る。

（３）リフレッシュ動作（画面表示）。

CRTモニタ212の同期タイミングに応じて、GDC101は画面
メモリ108に対してリード信号を発生する。GDC101は画
面位置の順番にアドレスを生成し、リード信号を制御信
号発生回路102を通して画面メモリ108に加える。CRT読
み出しに与えられた時間に画面メモリ108から読み出さ
れたデータは、シフトレジスタ109に加えられた後、映
像クロックによって並列から直列に変換されビデオ信号
としてCRTモニタ212に与えられる。

〔発明の効果〕

以上述べたように本発明は画素情報を格納する画素情報
格納領域を２群で構成すると共に、一方の領域のアドレ
スを横並びに、他方の領域のアドレスを縦並びに構成
し、前記画素情報格納領域のうちいずれか一方の領域を
使用して前記画素情報格納領域に格納されている画素情
報をアクセスする画素情報アクセス手段を設け、画素情
報アクセス手段によりアクセスされた画素情報を映像信
号に変換して画面上に画像を表示する表示手段とを設け
たので、横並びあるいは縦並びのいずれによっても画素
情報をアクセスすることができ、簡単な構成で表示の高
速化を図ることができる。

【図面の簡単な説明】

第１図は本発明に係る装置の要部ブロック図、第２図は
本発明に係る装置の全体構成図、第３図は画面メモリ制
御回路の具体的構成図、第４図は本発明に係る画面メモ
リのアドレス構成図、第５図は本発明に係る画面メモリ
のアドレス構成を説明するための図、第６図は従来の画
面のメモリのアドレス構成図、第７図は従来の他の画面
メモリのアドレス構成図である。 101…グラフィックディスプレスコントローラ、102…制
御信号発生回路、103…画面メモリ制御回路、106…アド
レス変換回路、108…画面メモリ、201…CPU、211…CRT
コントローラ、212…CRTモニタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０９Ｇ 5/36 Ｇ 9177−5Ｇ

Claims

【特許請求の範囲】

【請求項１】画素情報を格納する画素情報格納領域を２
群で構成すると共に、一方の領域のアドレスを横並び
に、他方の領域のアドレスを縦並びに構成し、前記画素
情報格納領域のうちいずれか一方の領域を使用して前記
画素情報格納領域に格納されている画素情報をアクセス
する画素情報アクセス手段を設け、画素情報アクセス手
段によりアクセスされた画素情報を映像信号に変換して
画面上に画像を表示する表示手段とを設けたことを特徴
とする表示装置。