JPH0346850A - セル交換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明は、音声、データ、画像など種々の情報を、セ
ルと呼ぶブロック単位に分割して高速で交換する、分割
共通形のセル交換装置に関するものである。

【従来の技術】

第５図は例えば、アイイーイーイー　ジャーナル　オン
　セレクテッド　エリアズイン　コミユニケーシヨンズ
（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｎ　５ｅｌｅｃｔｅｄ
　Ａｒｅａｓｉｎ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）の
第５ＡＣ−４巻　第８号（１９８６年１１月発行）の第
１３７３〜工３８０頁に示された、従来のセル交換装置
を示すブロック図である。図において、Ｉａ、Ｉｂはヘ
ッダ部とデータ部とから成るセル、２はこのセル１　（
ｌａ、２ｂの総称）が入力される入力ボート、３は入力
ボート２に入力されたセルｌのスイッチングを行うセル
交換装置、４はこのセル交換装置３を構成する空間スイ
ッチとしての２×２の単位スイッチ、５はセル交換装置
３の出力ポートである。 なお、上述の文献にはセル１のヘッダ情報をハードウェ
アで直接参照して高速でスイッチングするバンヤン網が
示され、その中ではセルという名称のかわりにパケット
という名称が使用されているが、マルチメディア情報を
ブロック化して宛先情報を含むヘッダを付与するという
点で、セルもパケットも同じものを表現している。ただ
し、−般には、パケットは、一つのブロックの長さは可
変として扱われているが、セルでは国際標準の規定に従
った固定長として扱われる点が異なっている。高速で伝
送・交換を行う非同期転送モード（ＡＴＭ）通信では、
セルという呼称が使われるので、以下の従来例の説明に
おいてもパケットの代りにセルという用語′を使用する
。 次に動作について説明する。第５図において、複数の２
×２単位スイッチ４でなるセル交換装置３は、それぞれ
セル１のヘッダ部のビット配列に従って対応する出力ポ
ート５を選択するようになされている。例えば、図中の
左側第１列に並ぶ単位スイッチ４は、セル１のヘッダ部
の先頭ビットが０′″であれば、単位スイッチ４の入力
ボートを上側の出力ポートに接続し、“１′”であれば
下側の出力ポートに接続する。また、同様に左側第２列
に並ぶ単位スイッチ４は、セル１のヘッダ部の２番目の
ビットによって出力ポートの選択を行う。このような単
位スイッチ４を並べて第５図のように相互配線すること
により、目指す最終段の出力ポート５の番号を２進数で
表現して、セル１０ヘッダ部に付与しておけば、どの入
力ボート２から入力してもセル１は所望の出力ポート５
に到達する。

【発明が解決しようとする課題】

従来のセル交換装置は以上のように構成されているので
、同じ出力ポート５を目指すセル１ａおよびセル１ｂが
同時に入力ボート２に入力されるとブロッキング（衝突
）を起こすという問題点があり、また、この問題点を解
決するために、単位スイッチ４の入力部または内部にバ
ッファメモリを持たせた方式も提案、されているが、あ
る出力ポート５へのセルが集中した場合、バッファメモ
リが塞がり、他の出力ポート５へのセルｌもブロッキン
グされるという課題点があった。 この発明は、上記のような課題を解消するためになされ
たもので、ブロッキングを起こさず、１つの出力ポート
にセルが集中しても他の出力ポートへのセルに影響を与
えないでスイッチングできるセル交換装置を得ることを
目的とする。

【課題を解決するための手段】

この発明に係るセル交換装置は、各人力セルを時分割多
重する入力段セル多重化手段、およびこの入力段セル多
重化手段の出力信号から所定の出力ポートゲループに向
かうセルを選択して通過させる入力段セル選択手段を有
する入力段セル交換スイッチモジュールと、前段のセル
選択手段から出力されるセルをそれぞれ空間的にスイッ
チングする空間スイッチ、この空間スイッチより出力さ
れるセルを書き込む記憶手段、この記憶手段に記憶され
ているセルのアドレスを宛先別に管理記憶して−その蓄
積残量を監視し、セル蓄積残量の多い宛先のセルから優
先的に読み出す記憶制御手段、前記記憶手段から読み出
されたセルを多重化する出力段セル多重化手段、および
その出力段セル多重化手段の出力信号から所定の宛先に
向かうセルを選択して通過させる出力段セル選択手段を
有する１または複数段の出力段セル交換スイッチモジュ
ールと、時分割多重されたセルの速度を出力ポートの速
度に変換する速度変換手段を有するセル出力段モジュー
ルとを備えたものである。

【作用】

この発明におけるセル交換装置は、入力ボートに到着し
たセルを入力段セル交換スイッチモジュール内の入力段
セル多重化手段によってそのセルを一旦多重化した後、
入力段セル選択手段によるアドレスフィルタで宛先別に
振り分け、この出力を受ける出力段セル交換スイッチモ
ジュールは、該セルをセル保留量の少ない記憶手段に優
先的に書き込み、記憶制御手段の制御のもとに、各記憶
手段から読み出されたセルを、セル多重化手段によって
その宛先単位に再びセル多重化を行った後、出力段セル
選択手段によるアドレスフィルタで各々の出力ポートに
向かって振り分けることにより、セルが廃棄される確率
を低め、１つの出力ポートにセルが集中しても、他の出
力ポートへのセルに影響を及ぼすことなくスイッチング
可能なセル交換装置を実現する。

【実施例】

以下、この発明による一実施例を図について説明する。 第１図において、３はセル交換装置、２はこのセル交換
装置３の出力ポート、５はこのセル交換装置の出力ポー
トである。６０〜６３は複数のグループに分けられた入
力ボート２のそれぞれのグループ毎に配置され、入力さ
れた各セルを交換処理する入力段セル交換スイッチモジ
ュールである。７０〜７３は入力段セル交換スイッチモ
ジュール６０〜６３から送出される特定の出力ポートゲ
ループに向かうセルを交換処理する出力段セル交換スイ
ッチモジュールである。８０〜８３は出力段セル交換ス
イッチモジュール７０〜７３に接続されたセル出力段モ
ジュールである。前記セル交換装置３はこれら入力段セ
ル交換スイッチモジュール６０〜６３、出力段セル交換
スイッチモジュール７０〜７３、およびセル出力段モジ
ュール８０〜８３を有している。 また、７はセルを時分割多重する入力段セル多重化手段
（入力段セル多重化回路）であり、８ａ〜８ｄ（８ｅ〜
８ｈ）はこの入力段セル多重化回路７の出力信号から複
数の出力ポートを複数のグループに向かうセルをアドレ
スフィルタで選択して振り分けて通過させる入力段セル
選択手段（入力段セル選択回路）である。入力段セル交
換スイッチモジュール６０〜６３は、この入力段セル多
重化回路７と入力段セル選択回路８ａ〜８ｄとを備える
。 ここで、第２図は出力段セル交換スイッチモジュール７
０〜７３、例えばセル交換スイッチモジュール７０の構
成を示すブロック図である。第１図および第２図におい
て、４は入力段セル交換スイッチモジュール６０〜６３
の入力段セル選択回路から出力される特定の出力ポート
ゲループに向かうセルに対し、後述する記憶手段（記憶
回路）１０ａ　〜１０ｄ　（１０ｅ　〜Ｉ　Ｏｈ）間の
セル保留量を均一にするため、保留量の少ない記憶回路
１゜ａ　〜１０　ｄ　（１０ｅ　〜１０　ｈ）を接続す
る空間スイッチである。９ａ〜９ｄ（９ｅ〜９ｈ）はセ
ルの宛先を読み取り分析し出力するヘッダ処理手段（ヘ
ッダ処理回路）、１０８〜１ｏｄ（１ｏｅ〜１０ｈ）は
このヘッダ処理回路９ａ〜９ｄ（９ｅ〜９ｈ）より出力
されるセルを、書き込みアドレスが指定されることでそ
の番地に記憶することが出来、また読み出しアドレスが
指定されると書き込んだ順序には関係なく記憶したセル
を読み出すことが出来る前述の記憶回路であり、１１は
この記憶回路１０　ａ　〜１０　ｄ　（］、　Ｏｅ　〜
１０　ｈ）の読み出し、書き込みを制御する記憶制御手
段（記憶制御回路）である。 この記憶制御回路１１内にあって、１６は記憶回路１０
ａ〜１０ｄが書き込んだセルのアドレスをヘッダ処理回
路９ａ〜９ｄを参照しながら出力ポートゲループ（以下
出線という）別に振り分けるアドレス交換部（アドレス
交換回路）、１７ａ〜１７ｄは振り分けられたアドレス
を出線別かつ先着順に書き込めるようにしたファースト
イン・ファーストアウト（ＦＩＦＯ）形式の出線対応ア
ドレス記憶部（出線対応アドレスＦＩＦＯ）、１８は記
憶回路１０ａ〜１０ｄにタイミングをはかりながら読み
出しアドレスを与えて読み出しを許可する読み出し権付
与部（読み出し権付与回路）、１５は各記憶回路１０ａ
〜１０ｄのセル保留量を管理する記憶回路別カウンタで
ある。 １９ａ−１９ｄ　（１９ｅ　〜１９ｈ）は、記憶回路１
０ａ〜１０ｄからセルを読み出した時、その読み出しア
ドレスを空きアドレスとして管理保持し、記憶回路１０
ａ〜１０ｄに新たなセルが到来した時に書き込みアドレ
スとして提供する空きアドレス管理手段（空きアドレス
管理回路）である。 １２は記憶回路１０ａ〜１０ｄ　（１０ｅ　〜１０ｈ）
より読み出されたセルを多重化する出力段セル多重化手
段（出力段セル多重化回路）であり、１３ａ〜１３　ｄ
　（１３ｅ〜１３　ｈ）は出力段セル多重化回路１２の
出力信号のうち、特定の出力ポートゲループのうちの特
定のグループに向かうセルをアドレスフィルタで選択し
て振り分けて通過させる出力段セル選択手段（出力段セ
ル選択回路）である。出力段セル交換スイッチモジュー
ル７０〜７３は、これら空間スイッチ４、ヘッダ処理回
路９　ａ　〜９　ｄ　（９ｅ　〜９　ｈ）　、記憶回路
１０ａ　〜１０ｄ（１０ｅ　〜１０ｈ）、記憶制御回路
１１、空きアドレス管理回路１９ａ　〜１９ｄ　（１９
ｅ　〜１９ｈ）、出力段セル多重化回路１２、および出
力段セル選択回路１３ａ〜１３ｂ　（１３ｅ〜１３ｈ）
を備える。 また、１４ａ　〜１４ｄ　（１４ｅ　〜１４ｈ）は出力
段セル交換モジュール７０〜７３の出力段セル選択回路
１３ａ　〜１３ｄ　（１３ｅ　〜１３ｈ）に接続され、
時分割多重化されたセルの速度を出力ボートの速度に変
換する速度変換手段（速度変換回路）であり、セル出力
段モジュール８０〜８３はこの速度変換回路１４ａ　〜
１４ｄ　（１４ｅ〜１４ｈ）を備える。 次に動作について説明する。ここで、セルは固定長とし
、入力セルの到着はランダムであるが■。 〜Ｉｔ５の入力ボート２に入力される前にセル入力位相
が調整され、全入力ボート２からのセル人力は同一セル
位相で供給されるものとする。 まず、入力段セル交換スイッチモジュール６０〜６３の
動作を、入力段セル交換スイッチモジュール６０を例に
第３図に基づいて説明する。第３図に示す入力信号ａ　
−ｄの各々のセルは、セル多重化回路７で時分割されて
、第３図に示す多重化信号ｅに多重化される。この多重
化された信号ｅは、入力段セル交換スイッチモジュール
６０〜６３の出力ボートの各々に対応した入力段セル選
択回路８ａ〜８ｄ（８ｅ〜８ｈ）により、セルのヘッダ
部に付与された第１のアドレスが検出されて、例えば第
３図に信号ｆ、　　ｐで示すように、所定の出力ボート
に向かうべきセルが選択されて出力される。第３図では
、第１のアドレスが“１″゛のセルが信号ｆとして入力
段セル選択回路８ａより、第１のアドレスが“２°°の
セルが信号ｐとして入力段セル選択回路８ｂより出力さ
れる様子を示している。 ここで、多重化は、入力ボート２のリンク速度のボート
数倍の速度に多重化され、例えばセル単位に第３図に示
すように同期したタイムスロットに多重化される。入力
セルのないタイムスロットは、あきスロットとしてヘッ
ダ部の第１アドレスがどの出力ボートにも対応しないよ
うに割り当てられる。 以上のように第１段目の入力段セル交換スイッチモジュ
ール６０〜６３では、リンク速度で入力されたセルがヘ
ッダ部の第１のアドレスに応じてスイッチングされ、多
重化された速度で第１段目の出力ボートにバースト的に
送り出されることになる。 次に、出力段尋セル交換スイッチモジュール７０〜７３
の動作を、出力段セル交換スイッチモジュール７０を例
にとって説明する。ここで、入力段セル交換スイッチモ
ジュール６０〜６３の出力のうち、出力段セル交換スイ
ッチモジュール７０に入力される四つの信号をそれぞれ
ｆ、ｇ、ｈ、ｉとする。信号ｆ　−ｆは、多重化された
速度の信号線上にセルがバースト的に送り出されるもの
であり、四つの信号上のセルの数にはばらつきがある。 そこで、これらの信号ｆ−ｉを、出力段セル交換スイッ
チモジュール７０内の入力庫−ト毎に設けた記憶回路１
０ａ〜１０ｄに供給し、−度バッフプリングした後、そ
の出力を出力段セル多重化回路１２にて多重化を行う。 ここで、もし入力セルの到着が時間的にも空間的にも均
一であれば、出力段セル多重化回路１２の出力信号ｊの
速度が出力段セル交換スイッチモジュール７０の入力リ
ンク速度のボート数倍以上であることを条件に、当出力
段セル交換スイッチモジュール７０に入力されたセルを
廃棄することなく多重化出来ると考えられる。しかしな
がら、実際のセルの到着には時間的にも空間的にも変動
があるため、記憶回路１０ａ〜１０ｄでセルを一度バッ
ファリングし、セルの溢れを吸収する必要がある。その
際、空間スイッチ４は各記憶回路１０ａ〜１０ｄ内のセ
ル保留量を参照しセル保留量の少ない記憶回路に優先的
にセル接続し、記憶回路１０ａ〜１０ｄ間のセル保留量
がなるべく均一となるようにする。すなわち空間スイッ
チ４は、記憶制御回路１１内の記憶回路側カウンタ１５
を参照し、もし同時にｍ個のセルが到着した時には最も
セル保留量の少ない方からｍ個の記憶回路１０ａ〜１０
ｄを選択・接続し、到着したセルをそれに書き込む。 その時、空間スイッチ４より出力されたセルは対応する
ヘッダ処理回路９ａ〜９ｄを介して所定の記憶回路１０
ａ−１０ｄに送られ、ヘッダ処理回路９ａ〜９ｄは当該
セルの宛先を分析して出線に一、ｎ中の該当するものを
記憶制御回路１１のアドレス交換回路１６へ送る。また
、当該セルが記憶回路１０ａ−１０ｄに格納されると、
対応する空きアドレス管理回路１９ａ〜１９ｄより、当
該セルを格納したアドレスが前記アドレス交換回路１６
に送られる。アドレス交換回路１６はこのアドレスを、
前記ヘッダ処理回路９ａ〜９ｄにて措定された出線ｋｚ
ｎに対応付けられた出線対応アドレスＦＩＦＯＩ７ａ　
〜１７ｄに格納する。 記憶制御回路１１は、セルの読み出しの際同−出線宛の
セルばかりを読み出さず、なおかつセルの順序が逆転し
ないようにする機能を有する。具体的には、読み出し権
付与回路１８が、セルの記憶回路１０ａ〜１０ｄへの格
納時に、そのアドレスが出１．’ｆｉ　ｋ　−ｎ別に振
り分けて蓄積された出線対応アドレスＦＩＦＯ１７ａ〜
１７ｄを参照し、後段の出力段セル多重化回路１２が全
ての記憶回路１０ａ〜１０ｄからの出力を多重化できる
範囲で記憶回路１０ａ〜１０ｄに読み出しアドレスを与
え、セルを送出させる。この時、記憶回路側カウンタ１
５は、各記憶回路１０ａ〜１０ｄについて、セル保留量
を計数管理する。 記憶回路１０ａ〜１０ｄの読み出し制御方法には、種々
の方式が考えられる。出力段セル交換スイッチモジュー
ルが多段に接続されている場合の、中間段に配置された
出力段セル交換スイッチモジュールにあっては、例えば
出線対応アドレスＦＩＦＯ１７ａ−１７ｄの蓄積残量が
一定値以上の出線に対しては、Ｎ個（Ｎは２以上の整数
）のセルを連続して読み出し、その他の出線に対しては
ｎ個（ｎは１または０）のセルを読み出して多重化する
方式、あるいは、互いの出線宛のセルの量を比較して、
最も残量の多い出線に対してはＮ個のセルを連続して読
み出し、その他の出線に対しては、ｎ個のセルを読み出
して多重化する方式等が考えられるが、いずれの方式で
あっても、多くのセルを持つ出線に対しては、セルの少
ない出線よりも多くのセルを読み出すことになる。この
時、宛先とするセルが少ない出線に対して読み出しが停
止され、遅延時間が一定値以上に増大してしまう方式は
避ける必要がある。 また、第１図に示した出線段セル交換スイッチモジュー
ル７０〜７３のように最終段の出力段セル交換スイッチ
モジュールとなる場合には、出線の後段でセル出力段モ
ジュール８０〜８３による速度変換が行われる。従って
、このような出力段セル交換スイッチモジュール７０〜
７３では、ここで溢れを生じさせないため、各記憶回路
１０ａ〜ｌＯｄの読み出しは均一に行われる必要がある
。 そのため、当該出力段セル交換スイッチモジュール７０
〜７３の読み出し櫓付与回路１８では、各出線宛のセル
を出線順に読みだしていく制御が行われる。 以下、第２図に示す出力段セル交換スイッチモジュール
７０の後段にも出力段セル交換スイッチモジュールが存
在する中間段の出力段セル交換スイッチモジュールを想
定して説明する。また、方式として、セルの行先出線側
の残量が４個（入力ボート数相当）を超えた場合には２
個のセルを連続して読み出し、４個以下の場合には１個
または０個のセルを読みだして多重化する方式について
考え、第４図のタイミング図に沿って説明する。 信号ｆ　−ｉとして、第４図に示すセル列が入力された
ものとする。信号ｇは入力段セル交換スイッチモジュー
ル６１から連続して９個のセルが出線に、Ｅ、ｍ、ｎに
向かって集中して到着した場合を示している。出線に、
ｌ、ｍ、ｎそれぞれに対し、出線対応アドレスＦＩＦＯ
は、１７ａ、１７ｂ、１７ｃ、１７ｄが対応している。 読み出し権付与回路１日は、各々の出線対応アドレスＦ
ＩＦ０１７ａ〜１７ｄ内のセルアドレス蓄積個数ヲモニ
タしており、まず、出線対応アドレスＦＩＦＯ１７ａ〜
１７ｄに第１番目のセルアドレスが蓄積された時点で、
出線に宛の出線対応アドレスＦｌＦＯ１７ａの読み出し
ゲートを開いてアドレスを該当する記憶回路１０ａ〜１
０ｄに送り、当該アドレスより読み出した１個のセルを
出力段セル多重化回路１２に供給し多重化をスタートす
る。多重化は、出線対応アドレスＦＩＦＯ１７ａ、１７
ｂ、１７ｃ、１７ｄの順にセル単位で行い、蓄積されて
いるセルアドレスが無い場合は、ただちに次の出線対応
アドレスＦＩＦＯから読み出し、多重化に移るものとす
る。 第１番目のセルは、出線に宛のセルで、信号ｆの第１番
目のセル（以下、信号ｒの１番目のセルということでセ
ル呼称をＦｌセルという。他のセルについても同様）で
あり、まず、出線対応アドレスＰＩＦＯ１７ａよりアド
レスが取り出され、このアドレスを用いて記憶回路１０
ａよりセルが読み出され、出力段セル多重化回路１２に
送られて多重化される。このセルの多重化が終了すると
、次に出線！宛の出線対応アドレスＰＩＦＯ１７ｂより
アドレスが取り出され、Ｇ２セルが多重化される。その
次は出線ｍ宛の出線対応アドレスＦｌＦＯ１７ｃの番で
あるが、空なのですぐに出線ｎ宛の番となり、出線対応
アドレスＰＩＦＯ１７ｄよりアドレスが取り出され、Ｇ
３セルが多重化される。次は、出線に宛の番なので、Ｇ
１セルが多重化され、以下出線ｌの番に１１セルが出線
ｍの番に６６セルが、出線ｎの番に０７セルが多重化さ
れてゆく。その次は、出線にの番であるが、出線対応ア
ドレスＦＩＦ○１７ａのセルアドレス蓄積個数が５とな
っているので、２個のアドレスが連続して読み出され、
セルＨ１とＧ４とが続けて多重化される。以下、Ｈ２，
Ｈ３，Ｇ５，０９Ｆ３．Ｈ５，Ｆ２．Ｈ４，＋２．Ｇ８
．Ｆ４．Ｇ１０の順に多重化され、第４図に示す多重化
された信号ｊとして各出力段セル選択回路１３ａ〜１３
ｄに送られる。 出力段セル選択回路１３ａ〜１３ｄは、信号ｊによって
受は取ったセルのうち、その出力段セル選択回路１３ａ
〜１３ｄに接続されている出線ｋに宛てられたセルのみ
を、アドレスフィルタにて通過させる。このようにして
各出線ｋ　−ｎに振り分けられたセルを、第４図に信号
ｋ　−ｎとして示す。この信号ｋ　−ｎはセル出力段モ
ジュール８０に送られ、対応する速度変換回路１４ａ−
１４ｄによって、時分割多重化されたセルの速度から出
力ポートの速度に変換され、該当する出力ポート５より
出力される。 以上のように、出力段セル交換スイッチモジュール７０
では、記憶制御回路１１の出線対応アドレスＦ　ＩＦＯ
Ｉ　７　ａ−１７ｄにより、記憶回路１０ａ−１０ｄの
アドレス管理が可能になり、セルを一時蓄積することが
可能となる。一般に、出力段セル交換スイッチモジュー
ル７０〜７１に入力される信号線により供給されるセル
の総和は、時間的、空間的な偏りがなければ、平均的に
は入力リンク速度の入力ポート数倍に対応するので、出
力段セル交換スイッチモジュール７０〜７３の多重化信
号ｊ上に多重化し得る総セル数と同程度またはそれ以下
と考えられる。記憶回路１０ａ−１０ｄ　（１０ｅ〜１
０ｈ）のセル蓄積残量の増減は、セル到着数が時間的、
空間的に平均から変動するために住じるものであるので
、上記の説明のように記憶回路１０ａ　〜１０ｄ　（１
０ｅ　〜１０ｈ）に蓄積することにより時間的な変動を
吸収し、セル廃棄を少なくしている。 また、出力段セル交換スイッチモジュール７０〜７３の
記憶回路１０ａ〜１０ｄ　（１０ｅ　〜１０ｈ）は、複
数のセルが同時に到着するような場合でも、多重化され
た速い速度で書き込み、出線のリンク速度で読み出すこ
とが出来るので、記憶回路１０　ａ　〜１０　ｄ　（１
０ｅ　〜１０　ｈ）の容量以内の個数のセルが同時期に
集中しても廃棄されることはない。また、各記憶回路１
０ａ〜１０ｄ（１０ｅ−１０ｈ）間のセル保留量をなる
べく均一とするよう空間スイッチ４によりセル保留量の
少ない記憶回路１０ａ　〜１０ｄ　（１０ｅ　〜１０ｈ
）に優先的に書き込むようにしているため、この記憶回
路１０ａ　〜１０ｄ　（１０ｅ　〜１０ｈ）は、全入線
で共有する一つの大きな記憶回路とほぼ同等の性能を備
え、セルの変動に対しセル廃棄率をさらに低いものにす
る。 なお、上記実施例では、セル交換スイッチ全体の入力ボ
ート数と出力ボート数を同じとしたが、異なってもよい
。また出力段セル交換スイッチモジュールの段数も１段
のものを示したが、順次多段に接続して拡張してもよい
。また、実施例では、セル交換装置全体の入出力ボート
数をそれぞれ１６とし、これを４ずつに分けて、入力段
および出力段のセル交換スイッチモジュールを４×４構
成としたが、それぞれ他の値であってもよく、またこの
ようなモジュールに分割しないで一つのセル交換スイッ
チとして構成してもよい。 また、セルのヘッダ部のアドレスは、２段の出力段セル
交換スイッチモジュールに対応して、二つのアドレス部
に出線番号を与える例を示したが、一つのアドレス部に
コード化した番号を与える等何らかの変換処理を行って
もよい。 また、上記実施例では、一つのセルは一つの出力ポート
だけに出力される場合を述べたが、アドレスの指定の仕
方によっては、複数の出力ポートに出力するように出力
段セル選択回路を設定しておくことは可能であり、放送
機能が付加されていてもよい。。 また、構造上ヘッダ部とデータ部を分離してそれぞれ異
なる速度の回路を用いて、ヘッダ部とデータ部を並列し
て配置された複数の信号線にそれぞれ割り当ててもよい
。 なお、上記実施例では、入力ポートと出力ポートのリン
ク速度を同一としたが、第１図の出力段の記憶回路１０
ａ〜１０ｄからの読み出し速度を入力ポートのリンク速
度より速くすることによりトラヒック集束が可能であり
、逆に入力ポートのリンク速度を出力ポートの速度より
速（することも可能である。また、多重化信号ｊの多重
化速度は、信号ｅの多重化速度と同一であるとしたが、
信号ｊの多重化速度をより高速にすることにより、出力
段セル交換スイッチモジュール段間でのセル廃棄率を更
に低いものにすることが出来る。 さらに、上記実施例では出力段セル交換スイッチモジュ
ールの出線に対応してそれぞれ一つの出線対応アドレス
ＦＩＦＯを設けたが、それぞれの出線に優先度側に複数
のＦＩＦＯを設けて、セルのヘッダ部にアドレス以外に
付加された優先度を示す符号に基づいて優先度の高いセ
ルを先に多重化することも可能である。また、読み出し
権付与回路において、出線対応アドレスＦＩＦＯ内に４
個を超えて蓄積されると２個連続して読み出す例を示し
たが、他の数値であってもよく、更に、蓄積残量の多い
ＦＩＦＯの読み出しが優先される方式であれば他の方式
であってもよい。 また、動作速度の制約が要る場合等には本スイッチの前
段および後段に、直列／並列変換回路。 並列／直列変換回路をつけて、並列信号として処理して
もよい。

【発明の効果】

以上のように、この発明によれば、入力段セル交換スイ
ッチモジュールにて一旦多重化されて宛先別に振り分け
られたセルを受は取ると、出力段セル交換スイッチモジ
ュールはそのセルをセル蓄積残量の少ない記憶手段に優
先的に書き込み、記憶制御手段の制御のもとに各記憶手
段から読み出したセルを各宛先単位に再度多重化した後
、それを各々の出力ポートに向けて振り分けるように構
成したので、ブロッキングを起こすことがなく、また、
特定の出力ポートにセルが集中しても、セルが廃棄され
る確率が低く、他の出力ポートへのセルに影響を与えず
にスイッチングを行うことができるセル交換装置が得ら
れる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるセル交換装置を示す
ブロック図、第２図はその出力段セル交換スイッチモジ
ュールの構成５を示すブロック図、第３図はこの実施例
の入力セル交換スイッチモジュールの各部の信号のフォ
ーマットおよび時間関係を示す説明図、第４図は同じく
出力セル交換スイッチモジュールの各部の信号のフォー
マットおよび時間関係を示す説明図、第５図は従来のセ
ル交換装置を示す原理図である。 ２は入力ボート、３はセル交換装置、４は空間スイッチ
、５は出力ポート、７は入力段セル多重化手段（入力段
セル多重化回路）、８ａ〜８ｈは〜１０ｈは記憶手段（
記憶回路）、１１は記憶制御手段（記憶制御回路）、１
２は出力段セル多重化手段（出力段セル多重化回路）、
１３ａ〜１３ｈは出力段セル選択手段（出力段セル選択
回路）、１４ａ〜１４ｈは速度変換手段（速度変換回路
）、１５は記憶回路別カウンタ、１６はアドレス交換部
（アドレス交換回路）、１７ａ−１７ｈは出線対応アド
レス記憶部（出線対応アドレスＦＩＦＯ）、１８は読み
出し権付与部（読み出し権付与回路）、１９ａ〜１９ｈ
は空きアドレス管理手段（空きアドレス管理回路）、６
０〜６３は入力段セル交換スイッチモジュール、７０〜
７３は出力段セル交換スイッチモジュール、８０〜８３
はセル出力段モジュール。 なお、図中、同一符号は同一、又は相当部分を示す。 Ｑ　　き　　　き　　　２ に　　　ベ　　　ベ　　　ベ 手 続 補 正 士 （自 発） ■。 ・拝件の表示 特÷−← 特願平１−１８２２１５号 ２゜ 発明の名称 セル交換装置 補正をする者 事件との関係　特許出願人 住　所　　　　東京都千代田区丸の内二丁目２番３号名
　称　　（６０１）三菱電機株式会社代表者　志岐守哉 ４、代　理　人　　　郵便番号　１０５住　所　　　　
東京都港区西新橋１丁目４番１０号６゜補正の内容 （１）明細書第４頁第３行に「エリアズイン」とあるの
を「エリアズ　イン」と補正する。 （２）明細書第６頁第１３行に［提案されているが、あ
る出力」とあるのを「提案されているが、この方式でも
ある出力」と補正する。 （３）明細書第６頁第１５行から同頁第１６行に［が塞
がり、他の・・・キングされるという課題点があった。 ］とあるのを「が塞がりやすいという問題点がある。」
と補正する。 （４）明細書第６頁第１８行に「なされたもので、」と
あるのを「なされたもので、個々のバッファメモリを全
入線で共通化しセル保留量を均一にすることで、」と補
正する。 （５）明細書第６頁第２０行に「トへのセルに影響を与
えないで」とあるのを「トへのセルに影響をなるべく与
えないで」と補正する。 （６）明細書第９頁第３行に「出力ポート」とあるのを
「入力ボート」と補正する。 （７）明細書第２３頁第１２行に「セル交換スイッチモ
ジュール７０〜７１に入力さ」とあるのを「セル交換ス
イッチモジュール７０〜７３に入力さ」と補正する。 （８）明細書第２８頁第１４行に「出力セル交換ス」と
あるのを「出力段セル交換ス」と補正する。 以　　上

Claims (1)

【特許請求の範囲】
1. 各々がヘッダ部とデータ部とを有し、複数の入力ポート
   より入力されるセルを、当該セルのヘッダ部にて指定さ
   れる出力ポートへそれぞれ出力するセル交換装置におい
   て、前記複数の入力ポートが接続された入力段セル交換
   スイッチモジュールと、前記入力段セル交換スイッチモ
   ジュールに接続された１段もしくは複数段の出力段セル
   交換スイッチモジュールと、最終段の前記出力段セル交
   換スイッチモジュールに接続されて前記出力ポートが接
   続されるセル出力段モジュールとを備え、前記入力段セ
   ル交換スイッチモジュールが、前記入力ポートに入力さ
   れたセルを時分割多重化する入力段セル多重化手段と、
   前記入力段セル多重化手段より出力されるセルのうち、
   所定の宛先に向かうセルを選択して通過させる入力段セ
   ル選択手段とを有し、前記出力段セル交換スイッチモジ
   ュールが、前記入力段セル交換スイッチモジュールの入
   力段セル選択手段、もしくは前段に配置された前記出力
   段セル交換スイッチモジュールの出力段セル選択手段か
   ら出力されるセルに対して、空間的に接点配置をしてス
   イッチングを行う空間スイッチと、前記空間スイッチよ
   り出力されるセルの宛先を分析するヘッダ処理手段と、
   アドレスの指定によって前記ヘッダ処理手段より出力さ
   れるセルの書き込みおよび読み出しが可能な記憶手段と
   、前記記憶手段に当該セルを書き込んだアドレスを前記
   ヘッダ処理手段を参照しながら宛先対応に振り分けるア
   ドレス交換部、前記アドレス交換部の出力アドレスを宛
   先毎に先着順に書き込みおよび読み出し可能な出線対応
   アドレス記憶部、前記出線対応アドレス記憶部より出力
   されたアドレスを順次出力して、前記記憶手段よりセル
   の読み出しを可能にする読み出し権付与部、および前記
   記憶手段内に保留されているセルの数を計数して前記空
   間スイッチに送る記憶回路別カウンタを備えた記憶制御
   手段と、前記記憶制御手段より出力されるアドレスを用
   いて前記記憶手段よりセルを読み出すとともに、当該ア
   ドレスを空きアドレスとして記憶して前記記憶手段が新
   たにセルの書き込みを行う際にそれを書き込みアドレス
   として出力する空きアドレス管理手段と、前記記憶手段
   より読み出されたセルを多重化する出力段セル多重化手
   段と、前記出力段セル多重化手段より出力されたセルの
   うち、所定の宛先に向かうセルを選択して通過させる出
   力段セル選択手段とを有し、前記セル出力段モジュール
   が、最終段の前記出力段セル交換スイッチモジュールの
   前記出力段セル選択手段に接続され、時分割多重化され
   たセルの速度を前記出力ポートの速度に変換する速度変
   換手段を有することを特徴とするセル交換装置。