JPH03216044A

JPH03216044A - セル交換装置

Info

Publication number: JPH03216044A
Application number: JP2012240A
Authority: JP
Inventors: Setsuko Miura; 三浦　摂子; Hideaki Yamanaka; 秀昭山中; Kazuyoshi Oshima; 一能大島
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-01-22
Filing date: 1990-01-22
Publication date: 1991-09-24
Anticipated expiration: 2012-01-22
Also published as: JP2575220B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、音声、データ、画像等のマルチメディアの
種々の情報をブロック化したセルを、高速で交侠するセ
ル交換装置に関するものである。

〔従来の技術〕

第４図は例えば昭和６３年特許鵬第２１７２２６号に添
付された明細書および図面Ｋ示され九従来のセル交換装
置を示すブロック図である。図において、１Ｉ〜１ｎは
パケットが入力されるｎ本の入線であり、このパケット
は固定長で、それぞれがコード化された宛先情報を含む
ヘッダ部を備えている。

２１〜２ｍは前記パケットがそのヘッダ部にて指定され
た宛先に応じて出力されるｍ本の出線である。

３，〜３ｔは入力された前記パケットが一時的に蓄積さ
れるｔ個のバッファであシ、４はパケットが入力された
入線１Ｉ〜１　ｎ　ｋ　ｓ空いているバッファ３，〜３
ｔに接続する空きバッファ選択スイッチである。

５１〜５ｔは前記バノ７ア３，〜３ｔの各々に対応して
用意され、対応付けられたバッファ３，〜３ｔに蓄積さ
れるパケットの、ヘッダ部のみを抽出して記憶するヘッ
ダ記憶回路である。６１〜６ｔはこれら各ヘッダ記憶回
路５Ｉ〜５ｔに対応して設けられ、対応するヘッダ記憶
回路５１〜５ｔの記憶内容に該当する出力ラインに送出
する出力のみを有意にする出線選択回路である。

７，〜７ｍは前記出線２Ｉ〜２ｍのそれぞれに対応して
用意され、前記各出線選択回路６，〜６ｔの送出する出
力を受けて、それを前記バッファ３，〜３ｔのバッファ
番号にコード化するエンコーダでめる。

８Ｉ〜８ｍはエンコーダ７，〜７ｍ対応に設けられ、各
エンコーダＴ，〜７ｍにてコード化されたバッファ番号
が書き込まれ、それが入力された順番に読み出されるフ
ァーストイン●ファーストアウト（以下ＦＩＦＯという
）タイプのＦＩＦＯメそりである。９Ｉ〜９ｍは各出線
２ｌ〜２ｍ対応に用意されて、対応するＦＩＦＯメモリ
８，〜８ｍから出力されるバッファ査号によって制御さ
れ、バッファ３１〜３ｔに蓄積されているパケットをそ
のヘッダ部で指定される出線２，〜２ｍに出力するバッ
ファ接続スイッチである。

なお、ここでは、伝送される情報の単位としてセルの代
わシにパケットを用いているが、マルチメディア情報を
ブロック単位に分割し、それＫ宛先情報を含んだヘッダ
部を付加しているという点では、セルもパケットも同じ
ものを表現している。

ただし、一般的にはパケットは１つのブロックの長さが
可変長として扱われるのに対して、セルは国際標準で規
定された固定長として扱われている点で異なっている。

次に動作について説明する。ここで、第５図は？の各部
の信号のタイミングを示すタイムチャートで、バッファ
３Ｉおよび３ｔが空いている時、入線１，と１ｎから出
線２ｍ宛のパケットを同時に受信した場合の制御の流れ
を示している。また、ここで扱われるパケットは前述の
ように固定長であり、そのヘッダ部は宛先情報としてコ
ード化された出線番号を含むものとする。

入線１Ｉ〜１ｎにパケットが到着すると、空きバッファ
選択スイッチ４はバッファ３，〜３ｔ中の空いている１
つを選択し、それをパケットの到着した入線１１〜１ｎ
と接続する。ここで、第５図０）および（口）に示すよ
うに、ヘッダ部にて同一の出線２Ｉの出線番号“１″が
宛先として指定されたパケットが、入線１，と１ｎから
同時に到着した場合、空きバッファ選択スイッチ４は、
例えば人Ｉｍ１Ｉ〜１ｎを若番順に、そして空いている
バツファ３，〜３ｔも若番順に選んでそれらを接続する
。従って、この場合、空きバッファ遺択スイッチ４によ
って入線１、がバノファ３，に、入線１ｎがバツファ３
ｔＫそれぞれ接続され、入線１■Ｋ到着したバケツ｝Ａ
がバッファ凶コ七サー３，に、入線１ｎに到着したパケ
ットＢがバッファ３ｔにそれぞれ蓄積される。

この空きバッファ選択スイッチ４のスイッチングによっ
て、前記バケツ｝Ａはバッファ３ｍに対応するヘッダ記
憶回路５Ｉに、バケツ｝Ｂはバッファ３ｔに対応するヘ
ッダ記憶回路５ｔにも供給される。ここで、ヘッダ記憶
回路５Ｉ〜５ｔは受け取った各パケットのヘッダ部のみ
を抽出してその内容である出線番号を記憶するものであ
る。従って、ヘッダ記憶回路５，および５ｔには、それ
ぞれ出線２，の出線番号“１″が記憶される。これらヘ
ッダ記憶回路５，〜５ｔの内容はそれぞれ対応する出線
選択回路６，〜６ｔに送られ、各出線選択回路６，〜６
Ｌは対応するヘッダ記憶回路５，〜５ｔの内容が指定す
る出線番号に対応した出力ラインに送出される出力のみ
を有意、即ち“どにし、他の出力ラインへ送出される出
力は無意、即ち“０″のｉｔとする。

従って、出線選択回路６Ｉはエンコーダ７，への出力を
第５図（ハ）に示すように“１″とし、出線選択回路６
ｔはエンコーダＴＩへの出力を第５図（ニ）示すように
“１″とする。ここで、エンコーダ７，〜７　ｍ　＃：
ｌ．出線選択回路６，〜６ｔ中のいずれかの出力が“１
″になると、該当する出線選択回路６，〜６ｔが対応付
けられたバッファ３Ｉ〜３ｔのバッファ番号をコード化
し、それを自身に対応付けられたＦＩＦＯメモリ８，〜
８ｍに格納する。第５図ｅ９および（ニ）のように、２
つの出線選択回路６，および６ｔの出力が同時に“１″
になった場合、エンコーダＴ，はバッファ査号を、例え
ば若ｉ順にＦＩＦＯメモリ８，に格納する。

そのため、ＦＩＦＯメモリ８ｔには、バッファ３ｌのバ
ッファ番号■が先に格納され、それに続いてバノファ３
ｔのバッファ番号のが格納される。バッファ接続スイッ
チ９１〜９ｍは対応付けられたＦＩＦＯメモリ８，〜８
ｍから、そこに格納されているバッファ番号を格納され
た順番に従って読み出し、そのバッファ番号■〜のが付
与されたバッファ３Ｉ〜３ｔを自身に対応付けられた出
線２１〜２ｍに接続する。

即ち、バッファ接続スイッチ９Ｉは第５図（ホ）に示す
ようにＦＩＦＯメモリ８，よシまずパッ７ア番号■を読
み出し、その接続処理の終了後、次のパケット書号のを
読み出す。バッファ番号■が読み出されると、まずパッ
７ア３．ｔ−出線２，に接続して、第５図（ヘ）に示す
ようにバッファ３，に蓄積されたパケットＡを出線２，
へ出力する。出１１１２ｔへのパケットＡの送出が完了
すると、前述のようにパケット番号のが読み出され、同
様にしてバッファ３ｔが出縁石に接続されて、第５図（
ト）のごとくバッファ３ｔに蓄槓されたパケットＢが出
線２，へ出力される。

従って、出線２，Ｋは、第５図（イ）に示すようにバケ
ツ｝ＡとＢが連続して出力される。

バッファ接続スイッチ９，一９ｍは、パケットを出線２
，〜２ｍに送出する都度、該当するバッファ３，〜３ｔ
を解放し、それを空きバッファ選択スイッチ４に知らせ
て以降のパケットの受信に備える。

〔発明が解決しようとする課題〕

従来のセル交換装置は以上のように構成されているので
、バッファ３，〜３ｔからセル（パケット）を読み出す
際、他のセルとの衝突を避けるために１つのバッファ３
，〜３ｔには１つのセルしか蓄積することができず、セ
ルの省き込み数がパッ７ア３１〜３ｔの数を超えた場合
、そのセルは廃棄されることになり、また、セルの廃棄
率を下けるためには非常に多くのバッファ３Ｉ〜３ｔを
用意する必要があシ、さらに、その結果としてバッファ
３１〜３Ｌと入線１、〜１ｎおよび出線２，〜２ｍの接
続のための、窒きバッファ選択スイッチ４およびバッフ
ァ接続スイッチ９，〜９ｍの規模が大きくなってしまう
などの問題点があクた。

この発明は上記のような問題点を解消するためになされ
たもので、バッファの数を少なくしてもセルが衝突して
廃釆されることが少なく、バッファと入線および出線と
を接続するスイッチの規模を小さくすることのできるセ
ル交換装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明Ｋ係るセル交換装置は、入力されたセルのヘッ
ダ部よシその宛先を検出するヘッダ処理回路を入線対応
に設け、アドレスの指定によってセルの蓄積を行うとと
もに、アドレスの指定によって蓄積の際の順序とは無関
係に蓄積したセルを読み出せるバッファを複数用意し、
このバッファとヘッダ処理回路を入線空間スイッチで、
また、前記バッファと出線を出線空関スイッチで接続し
、宛先別待ち行列でセルが書き込まれたバッファのバッ
ファ番号とそのアドレスをセルが順序逆転しないようＫ
管理し、宛先別待ち行列の状態をバッファ番号の表にし
た書き込みバッファ管理メモリで同時Ｋ複数の出線へ出
力する複数のセルが同一のパッ７アに書き込まれること
のないように管理して、セルを所定の順Ｋ指定の出線に
出力させるバッファ制御回路を設けたものである。

〔作用〕

この発明におけるセル交換装置は，入線よシ入力された
セルを、その宛先の検出を行った後、入線空間スイッチ
によクて選択されたバッファへ蓄積し、セルが書き込ま
れたバッファのバックァ番号とそのアドレスをセルが順
序逆転しないように管理するとともに、宛先別待ち行列
の状態をパツファ番号の表にして、同時に複数の出線へ
出力する複数のセルが同一のバッファに書き込まれるこ
とのないように管理して、セルを所定の順に指定の出線
に出力させることにより、少数のバッファでセルの衝突
による廃業が少なく、バッファと入線および出線とを接
続するスイッチの規模を小さくすることが可能なセル交
換装置を実現する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、１は入線番号Ｉ６ｓＩ１＋・・・が付与さ
れて、宛先情報としての出線番号を含むヘッダ部とデー
タ部より成るセルが入力される複数本（この実施例では
４本）の入線、２は出線査号０。，Ｏｌ．・・・が付与
されて、セルがそのヘッダ部Ｋて指定された宛先に応じ
て出力される複数本（この実施例４本）の出線である。

１０は前記各人線１のそれぞれに対応して設けられ、対
応する入線１よυ入力されたセルのヘッダ部よシ宛先の
出線２を検出するヘッダ処理回路である。

また、１１はそれぞれにバッファ番号＄０　，＃１，・
・・が付与され、指定されたアドレスに前記セルを蓄積
して、そのアドレスを指定することによって書き込みの
際の順序とは無関係に蓄槓されたセルを読み出すζとが
できる複数個（この実施例では６　１ｖＡ）のバッファ
で、１つのバッファ１１に複数個（例えば３個）のセル
を蓄積できる点で第４図に示す従来のバッファ３，〜３
ｔとは異なっている。

１２はこのバッファ１１の各々Ｋ対応して設けられ、例
えばＦＩＦＯタイプのメモリを用いて空きアドレスの管
理を行い、対応付けられたバッファ１１にリードアドレ
スおよびライトアドレスを与える記憶制御回路である。

１３は前記各ヘッダ処理回路１０を所定のバッファ１１
に選択的に接続する入線空間スイッチであシ、１４は各
バッファ１１を所定の出＃２に選択的に接続する出線空
間スイッチである。１５け入線空間スイッチ１３のスイ
ッチングを制御してセルが蓄積されるバッファ１１の選
択を行うとともに、出線空間スイッチ１４のスイッチン
グを制御して、バッファ１１Ｋ蓄槓されたセルをそのヘ
ッダ部で指定される出線２Ｋ所定の順番で出力させるパ
ッ７ア制御回路である。

また、このバッファ制御回路１５内において、１６は前
記各人線１に対応付けられたヘッダ処理回路１０にてセ
ル到着時に検出された当該セルの出線番号００〜０，を
受け、当該セルを蓄積すべきバッファ１１を選択する制
御装置である。１Ｔはこの制御装置１６にて選択された
バッファ１１を該当するヘッダ処理回路１０に接続する
ために、前記入線空間スイッチ１３のスイッチングを制
御する書き込みバッファ選択回路である。１８はこのバ
ッファ遇択回路１７から送られてくる前記出線番号０。

〜０，を参照して到着したセルを宛先別に分け、当該セ
ルが書き込まれたバッファ１１上のライトアドレスを、
そのバッファ１１に対応する記憶制御回路１２より得て
、それを後述する宛先別待ち行列に書き込むアドレス交
換回路である。

１９はその宛先別待ち行列であり、ＦＩＦＯタイプのメ
モリによって構成されて前記出線２の各々Ｋ対応して設
けられている。この宛先別待ち行列１９には、それが対
応付けられた出線２毎に、当該出線２を宛先とするセル
が蓄積されたバッファ１１上のライトアドレスが前記ア
ドレス交換回路１８によクて、セルが到着した順奇に書
き込まれる。２０はこの宛先別待ち行列１９を参照して
バッファ１１から絖み出すセルを決定し、その宛先別待
ち行列１９から読み出したアドレスをリードアドレスと
して、該当するバッファ１１に対応付けられた記憶制御
回路１２へ送るとともに、出線空間スイッチ１４のスイ
ッチングを制御して、前記バッファ１１を該当する出線
２に接続する読み出しバッファ選択回路である。

２１は制御装置１６に接続され、同時に複数の出線２に
出力される複数のセルが同一のバッファ１１Ｋ書き込ま
れることのないように、前記宛先別待ち行列１９の状態
をバッファ番号＃１〜＃５の表にして管理するための書
き込みバッファ管理メモリである。

次Ｋ動作Ｋついて説明する。あるタイムスロットで、１
個または複数個のセルが入線１に入力すると、セルの到
着したヘッダ処理回路１０はそのヘッダ部よシ当該セル
の宛先の出線番号０。〜０，を宛先情報として胱み取り
、入線番号工。〜Ｉ，順に各セルの宛先情報を制御装置
１６へ送る。制御装置１６は各々のセルを書き込むバッ
ファ番号を決定する。この時、バッファ番号の選択は、
すべてのバッファ１１になるべく均一Ｋセルが入るよう
にするのが望ましいが、後にセルを読み出すとき、同一
タイムスロットで読み出す各出線２宛てのセルが複数個
同一バッファ１１に入っていると、そのうち１つのセル
しか読み出すことが出来ないので、制御装置１６は、こ
れを避けるようにバッファ１１の選択をする必要がある
。この制御を行うため、書き込みパッ７ア管理メモリ２
１が制御装置１６に付随している。この書き込みバツフ
ァ管理メモリ２１は、セルが書き込まれたバッファ番号
を、宛先の出線２別にセルの到着順に並べて管理してい
る。即ち、第２図に示すようＫ縦に出線番号００〜０い
横にタイムスロット番号ｔ．ｔ＋１．ｔ＋２，ｔ＋３を
とクた表を作り、中にそのセルを書き込ンタバッファ１
１０バツファ番号を格納している。タイムスロットが経
過するにつれて、セルが常に入出力するので、表の内容
を書きかえる必要があるが、次に出力されるタイムスロ
ット番号を指示するポインタを備えることにより、各々
のセル１ｋｖＩき込んだパッ７ア１１のバックァ番号を
宛先別かつ到着順に識別でき、また、メモリ内部を循環
的に再利用することができる。

例えば、書き込みバツ７ア管理メモリ２１の表が、第２
図のような状態であるときに、入線香号Ｉ０の人ｌｓ１
に出線番号０１の出線２宛のセルが１個入力したとする
。ただし、図においてａ〜１は空を示している。制御装
置１６は、書き込みパツファ管理メモリ２１の表を参照
して書き込みバツファ１１を選択する。この０，宛のセ
ルは、出線番号ＯＳ対応の行の最後尾に入る。タイムス
ロツ｝　ｔ＋１にバッファ番号＃１が存在するので、タ
イムスロッ｝　ｔ＋２で読み出される列に入り、当セル
の書き込みバッファ番号は表中のｈの欄に入ることにな
る。次に制御装置１６は、バツ７ア査号を決定するため
、ｈと同一タイムスロツ｝　ｔ＋２の欄にあるバッファ
番号を読み出し、バッファ番号＃５、及び＃４を得て、
それ以外のバッファ＃０〜＃３の中から選択する。バッ
ファ番号の決め方は、前に述べたように番号順であシ、
セルが最後に書き込まれたバッファ番号はＯ，宛の宛先
別待ち行列１９にあるバッファ番号＃０であるので、そ
の次の番号のバッファ番号＃１ｔ−選択する。バッファ
番号が決まると、それを書き込みバツファ管理メモリ２
１のｈの位置に書き込む。

一方、入線１に複数個のセルが入力したときには、複数
個の書き込みバッファ１１を選択する必要がある。この
とき、同一タイムスロットで入ってきｆｃ｛Ｉｊ数個の
セルは、構造上同一バッファ１１に２個以上のセルを書
き込むことができないので、互いに異なるように、即ち
排他的にバックァ番号を選択していかなければならない
。従って、入線番号工。の入線１に入力したセルの書き
込みバツ７７番号を決め九後、入線番号の順にＩ，，Ｉ
，、■，と、排他的に決定していく。但し、バツファ１
１を選択することができなかったセルは、そこで廃棄す
る。また、入力した七ルの宛先に偏りがあり、セルがバ
クファ１１の中に多数格納され、バッファ１１が一杯に
なったときは、新しく到着したセルを廃棄する。

書き込みバッファ１１が決まると、書き込みバッファ選
択回路１１が入線空間スイッチ１３に指示し、セルが入
力された入線１に対応するヘッダ処理回路１０とそのセ
ルを書き込むバッファ１１を接続する。バッファ１１の
アドレスは、各バッファ１１に対応して設けられている
記憶制御回路１２のライトアドレスによって指示され、
そのアドレスはアドレス交換回路１Ｂを通して、宛先の
出線２に対応した宛先別待ち行列の後ろに書き込まれ、
セルの順序逆転を防ぐ。読み出しバッファ選択回路２０
は、全出線２対応にある宛先別待ち行列１９の先頭にあ
るアドレスを読み、該当する記憶制御回路１２へ送り、
読み出したいセルの書き込まれているアドレスが指定さ
れたバッファ１１と所定出線２とを接続するように、出
線空間スイッチ１４へ指示する。出線空間スイッチ１４
はこの指示を受けて、バッファ１１と出線２とを接続し
、バッファ１１はセルを当該出線２　へ出力する。バッ
ファ１１の空きアドレスは記憶制御回路１２によって管
理されているが、ここでは読み出しバッファ選択回路２
０から送られてきたリードアドレスを空きアドレスとし
てＦＩＦＯに記憶し、別のセルが入線１よシ入力しバッ
ファ１１に畜き込まれる時に、このＦＩＦＯの先頭にあ
るアドレスを次のライトアドレスとして用い、バッファ
１１とアドレス交換回路１８へ送ることＫよシ、バッフ
ァ１１のアドレスを循環的に効率よく使う。

第３図は、ランダムに入力されたセルの、入線１、バッ
ファ１１、宛先別待ち行列１９、出線２での状態をタイ
ムスロットごとに表にし示した説明図である。ここでは
入線番号工いＩ，，　Ｉ，、■．の入線１をそれぞれＡ
，　Ｂ，　Ｃ，　Ｄと表現し、セルの呼称を宛先●入線
●入カタイムスロットを用いて表現することにする。例
えば、タイムスロット１で出線番号Ｏ，の出線２を宛先
とする入ｉＡ（ｘｏ）に到着したセルを３Ａ，と表現す
ることにする。図中（イ）の行はセルの到着を入線Ａ−
Ｄ　（Ｉ。〜Ｉａ）別に示している。セルが到着してい
る欄にはセルの呼称を記入してあり、逆に空白であると
ころはセルが到着しなかったスロットであることを示し
ている。図中（ロ）の行は、バッファ番号＃０〜＃５ま
でのバッファ別でかつ、バッファ１１内のアドレス別の
、セルの存在状態を示している。図の例では、パッ７ア
数を６とし、また一つのバッファ１１内のセル格納数ｔ
−３、即ち１つのバッファ１１Ｋは３個のアドレスが存
在するものとする。例えば、バッファ査号＃０のバッフ
ァ１１には３個のアドレス＃Ｏｌ〜＃０３があるが、ア
ドレス＃０２内にはタイムスロット３〜５０間タイムス
ロット２で入線Ｄ　（Ｉ，）Ｋ到着したＯＩ宛のセルＩ
Ｄ，が格納されていることがわかる。図中（ハ）の行は
宛先別待ち行列１９の遷移を示している。最終的にセル
が出線番号００〜０，の各出線２に出ていくときの速さ
は一定であるが、セルが入線１に到着する割合や宛先に
は時間的にかたよシがあシ、それを吸収するためバッフ
ァ１１内にセルをあるタイムスロット間保留する必要が
ある。その時、バッファ番号およびバッファ１１内のア
ドレスを管理するため、宛先別待ち行列１９は先に到着
したセルを先に出力するように、すべて宛先別にバッフ
ァ１１内のアドレスの待ち行列を作っている。図中上に
書いてあるアドレスが行列の最前であシ、下が最後尾で
ある。例えば、タイムスロット８では山宛のセルが現在
３個バッファ内にあう、読み出す順序は、＃１１，＃２
１、＃４１である。また宛先別待ち行列１９はバッファ
番号とバッファ内アドレスを両方管理し、また待ち行列
の先頭のみしか参照しないが、書き込みパッ７ア管理メ
モリ２１はバツファ番号のみを管理し、先頭のみではな
く、メモリ内を自由に参照できるようになっている。図
中（ニ）は％ＯＯ〜０，の各出線２Ｋ出力されるセルを
タイムスロット別に示している。

この発明によると、構造上同１タイムスロットで１つの
バッファ１１に書き込むことのできるセル数は１である
ので、あるタイムスロットで複数のセルが到着したとき
セルを書き込むバツファ１１は互いに異なっ九ものを選
択しなければならない。

また、読み出しのときも同一タイムスロットで１つのバ
ッファ１１から読み出せるセル数は１であるので、互い
に異なっている必要がある。そのために候補となるバッ
ファ１１をそのパツ７ア番号に従クて＃０、＃１、＃２
、＃３、＃４、＃５，＃Ｏ、＃１・・睦と循環的にあげ
、到着したセルに個々にあてはめ、書き込みおよび読み
出しのとき、両方の条件を満たすことを確認した後決定
する手順をとることにする。

例えば、タイムスロット１０で最後に入力したセルＯＣ
，。はタイムスロット１１で＃１のバツファ１１に格納
されている。タイムスロット１１で入線１へ入力した４
個のセルのうち、セル３Ａ，，には、＃１の次の＃２の
バッファ１１が候補としてあげられる。セル３Ａ，，は
Ｏｓ宛であるが、現在０，宛のセルは３個バッファ１１
内に存在するので読み出されるときはタイムスロット１
５である。

もし＃２のバッファ１１に格納すれば、読み出すタイム
スロット１５では、＃２のバッファ１１はセル３Ａ，１
の読み出し専用ということになるが、現在タイムスロッ
ト１１では＃２のバッファ１１になにも格納ざれていな
いので問題はない。同様にタイムスロット１１で入線１
へ入力した、セル３Ｂ，＋，ＯＣ＋ｔもそれぞれ＃３、
＃４のバッファ１１へ入る。しかし、セル２Ｄ＋＋は＃
５バッファ１１に入ると、０，の出線２宛の待ち行列に
あるセル３Ａ，。と同一バッファになシ、どちらかのセ
ルが待ち合わせることになるので、セル２　ＤＩ，は＃
０のバッファ１１に入れる。次のタイムスロット１２で
は、バッファ１１はバッファ番号＃１から選択する。以
上がバッファ１１の選択についてであるが、バッファ１
１内のアドレスの使い方は、記憶制御回路１２が、３つ
あるアドレスをなるべく均一に使うようにしている。ま
た、バッファ１１内がセルで一杯にな＃）あふれてしま
ったセルは、そこで廃棄する。一方、宛先別待ち行列１
９は、前Ｋ書いたものから先に読み出せるメモリ（ＦＩ
ＦＯ）であシ、書き込みバッファ１１の番号を待ち行列
の後ろにいれる。セルを読み出すときは、まず読み出し
パッ７ア選択回路２０が宛先別待ち行列１９からバッフ
ァ番号とアドレスを読み出し、次いで、出線空間スイッ
チ１４が読み出しバッファ選択回路２０の指示によシバ
ッファ１１と出線２を接続し、当該バッファ１１はセル
をその出線２へ出力する。

また、セルの廃巣率を下げるために、以下の方法がある
。

あるタイムスロットで廃棄されることになったセルは、
そこで廃棄されずに本来出力されるはずであクたタイム
スロットの次のタイムスロットで出力する。例えば、第
２図のｉで廃棄されることになったセルは、次のｇに入
れるようＫ１制御装置１６がバッファ１１ｔｌ−選択す
る。このとき、書き込みバッファ管理メモリ２１の表中
のｉとそれに対応する宛先別待ち行列１９には空信号を
入れ、このタイムスロットでは出線番号０．の出線２か
らはセルは出力されない。

なお、上記実施例では宛先別待ち行列１９をＦＩＦＯに
したが、アドレスの待ち行列をつくるために、読み出し
ポインタ、書き込みポインタを使うなどして、書き込み
順がわかるようにしておけば、ＦＩＦＯをＲＡＭにかえ
てもよい。

また、上記実施例ではバッファ１１にセルを書き込むと
きに、バッファ１１を番号順に選んでゆくものを示した
が、セルの廃棄を少なくするために、空きアドレスの多
いバッファから選択するようにしてもよい。さらＫ１個
のセルが２本以上の出線へ出力されるような制御回路を
設定して、放送機能を持たせることもでき、さらに、宛
先別待ち行列１９を１つの宛先について優先度別に複数
設けると、セル出力に優先順位を持たせることができる
。

また、上記実施例ではＩ。こ■，の入線１にセルが到着
すると、いつも入線番号の順に工。％　Ｉ　ｌ　、Ｉ　
ｚ　、Ｉ　ｎとバッファ１１を選択してい九が、入線番
号工，の入線１方が入線番号Ｉ０の入線１よシセルの廃
棄が起こシやすくなるので、選択する順番を次々とかえ
てセルの廃棄が起こシやすい入線を変える方法もめる。

例えば、あるタイムスロットでは工い工，、工いＩい次
のタイムスロットではＩ，，Ｉ，、Ｉ．，Ｉいその次で
はＩ，、Ｉい工。、Ｉ１、●●●の順にバッファ１１の
選択を行ってゆく。

さらに、上記実施例では入ｍ数、出線数が４、バッファ
数が６、バッファサイズが３のものを示したが、これら
にのみ限定されるものではなく、また、このセル交換装
置を多段にリンク接続したシ、その際、段間の速度を入
線の速度より高速にすることによってセル廃棄率を下げ
たシ、このセル交換装置の前後に直列／並列変換回路、
並列／直列変換回路を付けてスイッチの速度を遅くした
シしてもよく、いずれの場合にも上記実施例と同様の効
果を奏する。

〔発明の効果〕

以上のように、この発明によれば、入力されたセルの宛
先検出を行クて、入線空間スイッチにて選択されたバッ
ファへ蓄積し、バッファ制御回路Ｋてセルが書き込まれ
たバッファのバッファ番号とそのアドレスをセルが順序
逆転しないように管理するとともに、同時に複数の出線
へ出力する複数のセルが同一のバッファに書き込まれる
ことのないように管理し、セルを所定の順序で指定の出
線に出力するように構成したので、セルの遅延が小さく
、出線のスルーブットが改善され、パッ７アの数を削減
できるセル交換装置が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるセル交換装置を示す
ブロック図、第２図はその書き込みバッファ管理メモリ
の内容の一例を示す説明図、第３図は第１図に示す実施
例の各部における信号フォーマットを示すタイミング図
、第４図は従来のセル交換装置を示すブロック図、第５
図はその各部における信号のタイミングを示すタイムチ
ャートである。１は入線、２は出線、１０Ｆｉヘッダ処理回路、１１は
バッファ、１３は入線空間スイッチ、１４は出線空間ス
イッチ、１５はバッファ制御回路、１９は宛先別待ち行
列、２１は書き込みバッファ管理メモリ。なお、図中、同一符号は同一、又は相当部分を示す。特許出願人三菱電機株式会社（外２名）第２図第５図（千）バ′ヘットｍ天．，ト

Claims

【特許請求の範囲】

ヘッダ部とデータ部とから成るセルが入力される複数の
入線と、前記セルがそのヘッダ部にて指定された宛先に
応じて出力される複数の出線と、前記各入線に対して個
々に設けられ、前記入線から入力した前記セルのヘッダ
部よりその宛先の出線を検出するヘッダ処理回路と、ア
ドレスの指定によって前記セルが書き込まれ、また前記
アドレスを指定することによって前記書き込みの順序と
は無関係に前記セルを読み出すことができる複数のバッ
ファと、前記バッファに前記セルを書き込むために空間
的に接点配置をしてスイッチングを行い、前記入線とバ
ッファとを選択的に接続する入線空間スイッチと、前記
バッファと出線とを所定の順に空間的に接続する出線空
間スイッチと、宛先出線別に前記セルが書き込まれた前
記バッファのバッファ番号とそのアドレスを前記セルが
順序逆転しないように管理する宛先別待ち行列、および
同時に複数の前記出線へ出力する複数のセルが同一の前
記バッファに書き込まれることのないように、前記宛先
別待ち行列をバッファ番号の表にして管理する書き込み
バッファ管理メモリを有し、前記セルをそのヘッダ部で
指定される前記出線に、所定の順番で出力させるバッフ
ァ制御回路とを備えたセル交換装置。