JPH0346851B2 - - Google Patents
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- JPH0346851B2 JPH0346851B2 JP61314326A JP31432686A JPH0346851B2 JP H0346851 B2 JPH0346851 B2 JP H0346851B2 JP 61314326 A JP61314326 A JP 61314326A JP 31432686 A JP31432686 A JP 31432686A JP H0346851 B2 JPH0346851 B2 JP H0346851B2
- Authority
- JP
- Japan
- Prior art keywords
- error correction
- circuit
- majority
- output
- highly reliable
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- Detection And Correction Of Errors (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Description
〔産業上の利用分野〕
本発明は、多数決方式により複数のコンピユー
タを冗長化した高信頼性コンピユータに関する。 〔概要〕 本発明は、多数決回路を備えた高信頼性コンピ
ユータ方式において、 コンピユータの出力に誤り訂正符号を付加する
誤り訂正符号化回路と、多数決回路の出力の誤り
を、上記誤り訂正符号により訂正する誤り訂正復
号化回路とを設けることにより、 超高信頼性のコンピユータが得られるようにし
たものである。 〔従来の技術〕 従来、高信頼性コンピユータ方式において、多
数決方式は構成要素が故障してもシステム全体と
して表に現われず、冗長切換え操作やソフトウエ
アの再試行等によるシステムの運用中断がないた
め、高信頼性が要求される場合には良く用いられ
ている。 〔発明が解決しようとする問題点〕 ところで近年、ロケツトおよび宇宙船等におい
て、コンピユータの役割が増大し、全面的にコン
ピユータ制御による飛行もしくは内部の管制を行
うことが必要になつている。そのため、コンピユ
ータも従来のSSI（小規模集積回路）、MSI（中規
模集積回路）で構成されていたものから、LSI
（大規模集積回路）、超LSIへと高集積度のものを
使用しそれにより高機能・高性能と小型・低消費
電力の両立を図る方向で技術が進んでいる。 一方、宇宙空間には少数ながらも高エネルギの
宇宙線が飛びかつており、これが当たるとマイク
ロプロセツサLSIは内部の情報を消失してしま
い、動作不能となるいわゆるシングルイベント現
象が問題になつてきた。このシングルイベント現
象は、確率としては数時間〜数ケ月に１回程度と
いわれ、LSIの強さや、起動などにより変化す
る。 また、コンピユータが宇宙船等の中枢となつて
きたため、この故障や動作不能は短時間といえど
も許容できなくなり、修理も地上から遠く離れて
不可能であるため、コンピユータを３台以上用い
て多数決を取る高信頼性コンピユータ方式が研究
されている。 しかし、多数決方式は下記の欠点を内蔵してい
るため先の長所があるにもかかわらず、上記のよ
うに超高信頼性が求められる分野では問題があつ
た。 多数決回路が故障するとシステム全体の故障
となること。 多数決回路を冗長化すると、この部分を故障
時に切り換えが必要となり、一般的にソフトウ
エアの再試行等により処理が不連続となるこ
と。 本発明の目的は、上記の欠点を除去することに
より、超高信頼性のコンピユータを実現できる高
信頼性コンピユータ方式を提供することにある。 〔問題点を解決するための手段〕 本発明は、複数のコンピユータと、この複数の
コンピユータの出力に接続されその多数決をとる
多数決回路とを含む高信頼性コンピユータ方式に
おいて、上記複数のコンピユータの出力と上記多
数決回路の入力との間に接続され各コンピユータ
の出力に誤り訂正符号を付加する誤り訂正符号化
回路と、上記多数決回路の出力に接続されその出
力の誤りを上記誤り訂正符号により訂正する誤り
訂正復号化回路とを含むことを特徴とする。 〔作用〕 本発明は、多数決回路に入力される信号を、誤
り訂正符号化回路により誤り訂正符号化してお
き、たとえ、多数決回路でその故障により誤りが
発生しても、誤り訂正復号化回路において、上記
誤り訂正符号により正しい結果を得ることができ
る。 これにより、コンピユータおよび誤り訂正符号
化回路の故障は多数決回路により回避でき、多数
決回路の故障は誤り訂正符号化回路により回避で
き、誤り訂正復号化回路の故障は並列冗長により
回避できる。 従つてシステムの各構成要素の故障に対する回
避が全て構成要素として含まれることになり、上
記の従来の多数決方式の欠点を除去でき、超高信
頼性のコンピユータが得られる。 なお、上記の説明においてシステムを構成する
コンピユータとは、マイクロコンピユータおよび
マイクロプロセツサ等のコンピユータ機能を備え
たものをすべて含んでいる。また上記説明におい
てはコンピユータの数を３台としたが、これは複
数台に適用される。 多数決回路は公知のものであつてよいが、多数
決を行うべきビツト数およびコンピユータ使用台
数に見合うものとする。多数決回路それ自体の構
成例はたとえば1981年10月５日発行の日経コンピ
ユータ、第190〜205頁の“フオールト・トレラン
ト・コントロール”の論文に示されている。 誤り訂正符号化回路および誤り訂正復号化回路
もまた公知のものであつてよい。これら回路に使
われている誤り訂正符号方式の例を挙げれば次の
とおりである。
タを冗長化した高信頼性コンピユータに関する。 〔概要〕 本発明は、多数決回路を備えた高信頼性コンピ
ユータ方式において、 コンピユータの出力に誤り訂正符号を付加する
誤り訂正符号化回路と、多数決回路の出力の誤り
を、上記誤り訂正符号により訂正する誤り訂正復
号化回路とを設けることにより、 超高信頼性のコンピユータが得られるようにし
たものである。 〔従来の技術〕 従来、高信頼性コンピユータ方式において、多
数決方式は構成要素が故障してもシステム全体と
して表に現われず、冗長切換え操作やソフトウエ
アの再試行等によるシステムの運用中断がないた
め、高信頼性が要求される場合には良く用いられ
ている。 〔発明が解決しようとする問題点〕 ところで近年、ロケツトおよび宇宙船等におい
て、コンピユータの役割が増大し、全面的にコン
ピユータ制御による飛行もしくは内部の管制を行
うことが必要になつている。そのため、コンピユ
ータも従来のSSI（小規模集積回路）、MSI（中規
模集積回路）で構成されていたものから、LSI
（大規模集積回路）、超LSIへと高集積度のものを
使用しそれにより高機能・高性能と小型・低消費
電力の両立を図る方向で技術が進んでいる。 一方、宇宙空間には少数ながらも高エネルギの
宇宙線が飛びかつており、これが当たるとマイク
ロプロセツサLSIは内部の情報を消失してしま
い、動作不能となるいわゆるシングルイベント現
象が問題になつてきた。このシングルイベント現
象は、確率としては数時間〜数ケ月に１回程度と
いわれ、LSIの強さや、起動などにより変化す
る。 また、コンピユータが宇宙船等の中枢となつて
きたため、この故障や動作不能は短時間といえど
も許容できなくなり、修理も地上から遠く離れて
不可能であるため、コンピユータを３台以上用い
て多数決を取る高信頼性コンピユータ方式が研究
されている。 しかし、多数決方式は下記の欠点を内蔵してい
るため先の長所があるにもかかわらず、上記のよ
うに超高信頼性が求められる分野では問題があつ
た。 多数決回路が故障するとシステム全体の故障
となること。 多数決回路を冗長化すると、この部分を故障
時に切り換えが必要となり、一般的にソフトウ
エアの再試行等により処理が不連続となるこ
と。 本発明の目的は、上記の欠点を除去することに
より、超高信頼性のコンピユータを実現できる高
信頼性コンピユータ方式を提供することにある。 〔問題点を解決するための手段〕 本発明は、複数のコンピユータと、この複数の
コンピユータの出力に接続されその多数決をとる
多数決回路とを含む高信頼性コンピユータ方式に
おいて、上記複数のコンピユータの出力と上記多
数決回路の入力との間に接続され各コンピユータ
の出力に誤り訂正符号を付加する誤り訂正符号化
回路と、上記多数決回路の出力に接続されその出
力の誤りを上記誤り訂正符号により訂正する誤り
訂正復号化回路とを含むことを特徴とする。 〔作用〕 本発明は、多数決回路に入力される信号を、誤
り訂正符号化回路により誤り訂正符号化してお
き、たとえ、多数決回路でその故障により誤りが
発生しても、誤り訂正復号化回路において、上記
誤り訂正符号により正しい結果を得ることができ
る。 これにより、コンピユータおよび誤り訂正符号
化回路の故障は多数決回路により回避でき、多数
決回路の故障は誤り訂正符号化回路により回避で
き、誤り訂正復号化回路の故障は並列冗長により
回避できる。 従つてシステムの各構成要素の故障に対する回
避が全て構成要素として含まれることになり、上
記の従来の多数決方式の欠点を除去でき、超高信
頼性のコンピユータが得られる。 なお、上記の説明においてシステムを構成する
コンピユータとは、マイクロコンピユータおよび
マイクロプロセツサ等のコンピユータ機能を備え
たものをすべて含んでいる。また上記説明におい
てはコンピユータの数を３台としたが、これは複
数台に適用される。 多数決回路は公知のものであつてよいが、多数
決を行うべきビツト数およびコンピユータ使用台
数に見合うものとする。多数決回路それ自体の構
成例はたとえば1981年10月５日発行の日経コンピ
ユータ、第190〜205頁の“フオールト・トレラン
ト・コントロール”の論文に示されている。 誤り訂正符号化回路および誤り訂正復号化回路
もまた公知のものであつてよい。これら回路に使
われている誤り訂正符号方式の例を挙げれば次の
とおりである。
以下、添付図面を参照しつつ本発明をさらに詳
しく説明する。 第３図は、従来の一例を高信頼性コンピユータ
方式の構成を示すブロツク図である。３台のコン
ピユータ１Ａ，１Ｂ，１Ｃの出力を多数決回路３
に入力して多数決をとり、たとえ、１台のコンピ
ユータが故障してもシステムが故障とならないよ
うに構成される。 これに対して、第１図は本発明の第一実施例の
構成を示すブロツク図で、本発明の基本的な構成
を示す。 本実施例は、３台のコンピユータ１Ａ，１Ｂ，
１Ｃと、この３台のコンピユータの出力に接続さ
れその多数決をとる多数決回路３と、３台のコン
ピユータ１Ａ，１Ｂ，１Ｃのそれぞれの出力と多
数決回路３の入力との間に接続され各コンピユー
タ１の出力に誤り訂正符号を付加する３台の誤り
訂正符号化回路２Ａ，２Ｂ，２Ｃと、多数決回路
３の出力に接続されその出力の誤りを上記誤り訂
正符号により訂正する誤り訂正復号化回路４とを
含んでいる。 第２図は、本発明の第二実施例の構成を示すブ
ロツク図である。本実施例は、第１図の第一実施
例において、出力を二重化し、２個の誤り訂正復
号化回路４Ａ，４Ｂと、２個のアクチユエータ５
Ａ，５Ｂを設けた場合を示す。 本発明の特徴は、第１図および第２図におい
て、誤り訂正符号化回路２と誤り訂正復号化回路
４とを設けたことにある。 次に、実施例の動作を主として第二実施例につ
いて説明する。コンピユータ１の出力（制御信号
４ビツト、Ｉ／Ｏアドレス12ビツトおよびデータ
８ビツトの計24ビツト。）は、誤り訂正符号化回
路２により誤り訂正符号ビツトとして、６ビツト
（１誤り訂正および２誤り検出符号の場合）付加
され、全部で30ビツトとなり多数決回路３へ入力
される。 多数決回路３は、各コンピユータ１からの各30
ビツトの出力について各ビツトごとに多数決を取
り、それぞれ２個の誤り訂正復号化回路４Ａ，４
Ｂへ同一結果を送る。これにより各コンピユータ
１が故障しても多数決により除去される。誤り訂
正復号化回路４は多数決回路３の故障等による誤
りを誤り訂正符号ビツトにより訂正し、コンピユ
ータ１の入出力装置であるアクチユエータ５へ出
力を送出する。 なお、誤り訂正復号化回路４およびアクチユエ
ータ５は、並列冗長構成であり、どちらの系が動
作を停止しても系として動作するようにしておく
ことにより、この部分の故障がシステム全体に影
響ないようにしておく。
しく説明する。 第３図は、従来の一例を高信頼性コンピユータ
方式の構成を示すブロツク図である。３台のコン
ピユータ１Ａ，１Ｂ，１Ｃの出力を多数決回路３
に入力して多数決をとり、たとえ、１台のコンピ
ユータが故障してもシステムが故障とならないよ
うに構成される。 これに対して、第１図は本発明の第一実施例の
構成を示すブロツク図で、本発明の基本的な構成
を示す。 本実施例は、３台のコンピユータ１Ａ，１Ｂ，
１Ｃと、この３台のコンピユータの出力に接続さ
れその多数決をとる多数決回路３と、３台のコン
ピユータ１Ａ，１Ｂ，１Ｃのそれぞれの出力と多
数決回路３の入力との間に接続され各コンピユー
タ１の出力に誤り訂正符号を付加する３台の誤り
訂正符号化回路２Ａ，２Ｂ，２Ｃと、多数決回路
３の出力に接続されその出力の誤りを上記誤り訂
正符号により訂正する誤り訂正復号化回路４とを
含んでいる。 第２図は、本発明の第二実施例の構成を示すブ
ロツク図である。本実施例は、第１図の第一実施
例において、出力を二重化し、２個の誤り訂正復
号化回路４Ａ，４Ｂと、２個のアクチユエータ５
Ａ，５Ｂを設けた場合を示す。 本発明の特徴は、第１図および第２図におい
て、誤り訂正符号化回路２と誤り訂正復号化回路
４とを設けたことにある。 次に、実施例の動作を主として第二実施例につ
いて説明する。コンピユータ１の出力（制御信号
４ビツト、Ｉ／Ｏアドレス12ビツトおよびデータ
８ビツトの計24ビツト。）は、誤り訂正符号化回
路２により誤り訂正符号ビツトとして、６ビツト
（１誤り訂正および２誤り検出符号の場合）付加
され、全部で30ビツトとなり多数決回路３へ入力
される。 多数決回路３は、各コンピユータ１からの各30
ビツトの出力について各ビツトごとに多数決を取
り、それぞれ２個の誤り訂正復号化回路４Ａ，４
Ｂへ同一結果を送る。これにより各コンピユータ
１が故障しても多数決により除去される。誤り訂
正復号化回路４は多数決回路３の故障等による誤
りを誤り訂正符号ビツトにより訂正し、コンピユ
ータ１の入出力装置であるアクチユエータ５へ出
力を送出する。 なお、誤り訂正復号化回路４およびアクチユエ
ータ５は、並列冗長構成であり、どちらの系が動
作を停止しても系として動作するようにしておく
ことにより、この部分の故障がシステム全体に影
響ないようにしておく。
【表】
以上説明したことを故障時の回避手段としてま
とめて示すと前表のとおりとなり、本実施例によ
り超高信頼性のコンピユータが得られる。 各コンピユータユニツトの記憶装置および入力
装置の配置は、目的とするシステムの特性に応じ
て適当に定めることができる。第４〜７図にその
構成例を示す。 第４図の実施例は、入力装置に接続した各
CPUユニツト１内にマイクロプロセツサ１１と
メモリ１２を持ち、各CPUユニツト１の出力を
誤り訂正符号化回路２を通して多数決回路３で多
数決を取り、誤り訂正復号化回路４で多数決回路
３の誤りを訂正して出力装置５へ出力している。
この実施例では、信号線の双方向回路部分が
CPUユニツト１の部分のみで少なくてすむので、
メモリ２、入力装置６等が小規模なシステムには
有効である。 第５図の実施例は、第４図の実施例に比べて入
力装置の規模が大きく、その制御が複雑である
が、メモリは小容量で済む場合に有効な構成であ
る。第５図の実施例においては、各CPUユニツ
ト１の入力装置は多数決回路３の出力側に位置
し、各マイクロプロセツサの信号を基に多数決回
路３側へデータを出し、多数決回路３を経由して
各マイクロプロセツサ１１へ入力データを渡す。
多数決回路３が逆方向に使われるときは、各
CPUユニツト１へ信号を分配するだけである。 第６図及び第７図の実施例は、第４図及び第５
図の実施例と比べて大容量のメモリが必要とさ
れ、各CPUユニツト毎にメモリを持たせること
が難しい場合に適合する構成である。第６図及び
第７図に示した実施例では、メモリ１２を多数決
回路３の外に出してメモリ１２が一式のみで済む
様にしてある。従つて、第６図の実施例は入力装
置６が小規模でメモリ１２が大規模なケースに、
第７図の実施例は入力装置６及びメモリ１２とも
に大規模な場合に適合する。 第７図に示した実施例における制御の基本構成
の例を第８図に示す。 第８図では、第７図の構成に割込信号６１を付
加し、メモリ１２Ａ，１２Ｂと入力装置５１Ａ，
５１Ｂを各２式ずつ持たせてある。メモリ１２
Ａ，１２Ｂ及び入力装置５１Ａ，５１Ｂを２式ず
つ持たせた理由は、故障等が起きてもシステム全
体としては正常に動作し、システムを停止させる
ことなく運用状態での修理等を行えるように冗長
構成とするためである。なお、割込信号６１が各
MPU１１に対して並列に入力されているのは、
割込回路が比較的単純な入力回路であるために、
第６図の構成と同様に考えてよいからである。 第８図に示した実施例の制御の詳細構成を第９
図に示す。第９図に示した実施例の各構成部分の
動作を信号の流れにそつて以下説明する。 (1) クロツク及びリセツト９ マイクロプロセツサ３系統１１Ａ，１１Ｂ，
１１Ｃは、同一のクロツク信号及びリセツト信
号を与えられ、クロツク単位で完全に同期して
おり、同一動作を行わせている。 (2) 割込入力６１ 各マイクロプロセツサ１１に割込制御回路６
２を設け、割込入力の制御をマイクロプロセツ
サ毎に独立に行つている。なお、割込制御回路
６２の故障を考慮し、かつ回路の簡略化のため
に、割込入力６１は多数決回路３を通さない方
式を採用している。 (3) 制御線（マイクロプロセツサ出力）２１ 各マイクロプロセツサからは、多数の制御信
号が出力されるが、簡略のためにここでは３本
の信号線、すなわち読出し／書込み、分配、バ
スロツクの信号線のみを多数決回路３１へ送つ
ている。制御線２１の各線は、相互に非同期で
あるので、誤り訂正符号を付加して送ることが
できず、従つて多数決回路３１に直接送られる
各制御信号は、各信号毎に多数決回路３１で多
数決を取られるかつ、この多数決回路３１は冗
長構成としてあるので、その故障は回避され
る。なお、第９図において、制御信号の多数決
回路３１は一体に図示してあるが、前述のよう
に冗長構成をもち故障個所は分離可能である。 (4) アドレス信号（マイクロプロセツサ出力）２
２ マイクロプロセツサから出力されたアドレス
信号２２は、26本の信号線をもち、各線上の信
号は各マイクロプロセツサ１１毎に付加された
誤り訂正符号化回路（ECC−ENC）２４にお
いて誤り訂正符号化される。これを多数決回路
３２で各ビツト毎に多数決を取り、マイクロプ
ロセツサ１１及びECC−ENC２４の故障を取
り除いた後、メモリ１２及びシステムバス４３
へ送られる。メモリ１２及びシステムバスイン
ターフエース４２の先に設けられる入出力装置
５１では誤り訂正復号化回路（ECC−DEC）
４１で、多数決回路３２及びシステムバス４３
の誤りを除去して正しいアドレスの値を得るこ
とができる。 (5) データ信号２３ データ信号２３は双方向性であるため、マイ
クロプロセツサ１１側からデータが出力される
場合と逆に、マイクロプロセツサ１１側に入力
される場合とがある。マイクロプロセツサ１１
側からデータが出力され、メモリ１２及び入出
力装置５１へ書込む場合は、(4)のアドレス信号
２２と同様にECC−ENC／DEC２５、多数決
回路３３、書込制御器８２またはECC−
DEC／ENC４１を通つて、メモリ１２または
入出力装置５１へ正しいデータが渡される。逆
にマイクロプロセツサ１１にデータが入力され
読込まれるときは、入力データは入出力装置５
１、メモリ１２、ECC−DEC／ENC４１また
は書込制御器８２で誤り訂正符号化され、多数
決回路３３へ入力される。この場合、多数決回
路３３多数決動作をせずに単にデータを各マイ
クロプロセツサ１１に分配する機能を持つてい
るのみである。多数決回路３３から出力された
データは、ECC−ENC／DEC２５で途中で発
生した誤り訂正してマイクロプロセツサ１１へ
出力し、マイクロプロセツサ１１は正しいデー
タを受け取ることができる。 第９図に示したアドレス信号用の26ビツト
ECC−ENC２４及びECC−DEC８１の詳細を第
１０図に示す。第１０図の回路は、ECC−ENC
２４とECC−DEC８１の両方を含むものであり、
ENC端子の設定により、符号器及び復号器のど
ちらにも使える。符号器として使うときは、A00
〜A25にマイクロプロセツサ１１側からアドレス
信号を入力し、入力信号を26ビツトECC−ENC
で符号化してB00〜B25及びBP0〜５に誤り訂正
符号化したアドレス信号を得ることができる。こ
の26ビツトECC−ENCの構成例としてSED−
DED（Single Error Correction−Double Error
Detection）コードを用いた回路を第１２図に示
す。 復号器として使うときは、B00〜B25、BP0〜
５に誤り訂正符号化したアドレス信号を入力する
入力信号は、26ビツトECC−DECで復号化され
てA00〜A25に正しいアドレス信号が得られる。
もし、誤りがあつた場合で、単一誤り（結果は正
しく訂正されている）の時は端子に、多
重誤り（結果も正しくない）の時は端子
に各々信号が出るので（全て正しければどちらの
信号も出ない）、誤りの状況を知ることができる。
26ビツトECC−DECの構成例として、SED−
DEDコードを用いた回路を第１３図、そして該
コードのシンドローム・マトリクス論理図表を第
１４図に示す。 第９図に示したデータ信号用の16ビツトBCC
−ENC／DEC２５及び書込制御器８２の詳細を
第１１図に示す。第１１図に示した回路は、16ビ
ツトの誤りを訂正の符号化及び復号化機能とバイ
ト書込機能とをもつている。マイクロプロセツサ
１１側に接続して使用するECC−ENC／DEC２
５の場合は、C00〜C15をマイクロプロセツサ１
１側に接続し、D00〜D15，DP0〜DP5を多数決
回路３３側に接続する。又、SH2＝SL2＝１，
SL1＝SL3＝SH1＝SH3＝０，THRU＝０とする。
マイクロプロセツサ１１がデータを出力するとき
は、C00〜C15にこのデータが入力され、又SH2，
SL2が１なので、スイツチＳ１，Ｓ２の出力は
C00〜C15が選択され、16ビツトECC−ENC２５
１で誤り訂正符号化され、D00〜D15，DP0〜
DP5に出力される。マイクロプロセツサ１１がデ
ータを読み込むときは、逆にD00〜D15，DP0〜
DP5に誤り訂正符号化されたデータが入力され、
16ビツトECC−DEC２５２で誤り訂正され、C00
〜C15に出力され、マイクロプロセツサ１１に読
み込まれる。 エラーの発生時は、第１０図に示した26ビツト
ECC−ENC／DEC２４，８１の場合と同様に
ERRBおよびDERBに誤りの状態で示される。入
出力装置５１等での入出力回路５１側に接続して
使用するECC−ENC／DEC４１の場合は、マイ
クロプロセツサ１１を入出力装置５１で置き換え
たものと等しい。 メモリ側に接続して書込み制御器８２として使
用する場合は、C00〜C15，CP0〜CP5を多数決
回路３３側に、D00〜D15，DP0〜DP5をメモリ
１２側それぞれ接続する。通常の16ビツトの書込
みのときは、まずC00〜C15，CP0〜CP5に入力
された誤り訂正付データを一度16ビツトECC−
DEC２５３で誤り訂正し、再度16ビツトENC２
５１で誤り訂正符号化してD00〜D15，DP0〜
DP5に出力し、メモリ１２に書込んでいる。
（SH1＝SL1＝1.SH2〜3＝SL2〜3＝０，THRU＝０）
なお、SH2＝SL2＝１，SH1〜3＝SL1〜3＝０，
THRU＝１とすると、ここで誤り訂正をしない
で書込む方式も可能である。 16ビツトの読出の時は、D00〜D15，DP0〜
DP5にメモリ１２から読み出したデータを入力す
ると、16ビツトECC−DEC２５２で一度メモリ
１２から読出したデータを誤り訂正し、これを
C00〜C15，CP0〜CP5に出力し、多数決回路３
３へ送る。８ビツトの読出し時は、16ビツト読出
しと全く同様に、メモリ１２から16ビツトで読出
され、多数決回路３３を通つてマイクロプロセツ
サ１１側のECC−ENC／DEC２５まで16ビツト
で処理され、マイクロプロセツサ１１が16ビツト
の中の必要とするハイバイトからロウバイトを読
込む方式としている。 ８ビツトの書込み時は、マイクロプロセツサ１
１からは８ビツトデータが出力されるが、マイク
ロプロセツサ１１のバイトデータを受けたECC
−ENC２５１は、スイツチＳ１及びＳ２により、
マイクロプロセツサ１１が出力したバイトデータ
以外のビツトを０にして16ビツトデータを作り、
これに対して誤り訂正符号を付加する。これを多
数決回路３３で多数決を取り、メモリの書込制御
器８２へ入力する。書込制御器８２では、第１１
図の16ビツトECC−DEC２５３で誤り訂正し、
スイツチＳ１及びＳ２へ入力する。 一方、バイト書込ではマイクロプロセツサ１１
による書込みの対象でないバイトは、メモリ１２
から読出す必要があるので、まず全データをD00
〜D15，DP0〜DP5に読出し、16ビツトECC−
DEC２５２により誤り訂正後、スイツチＳ１，
Ｓ２へ送る。スイツチＳ１，Ｓ２でマイクロプロ
セツサ１１から送られて来たバイトデータと、メ
モリ１２から読出したバイトデータとを組合せ
て、メモリに書込むべき新16ビツトデータを作成
し、この新データを16ビツトECC−ENC２５１
で誤り符号化し、D00〜D15，DP0〜DP5に出力
する。これをメモリ１２に書込む。このバイト書
込みにおけるデータ処理の流れを第１４図に示
す。 バイト書込方式では、まずメモリ１２からデー
タをワード単位で読出し、それにマイクロプロセ
ツサ１１から来た書込情報を加えてメモリ書込デ
ータを作成し、これに誤り訂正符号を再度付加し
てメモリ１２に書込むので、１回の書込で２回の
メモリサイクルを必要とするが、誤り訂正ビツト
は６ビツトで済む。一方、バイト毎に誤り訂正符
号を付加する方式をとると、誤り訂正ビツトが５
ビツト×２バイト＝10ビツトも必要である。バイ
ト書込方式の方がメモリ素子数が少なくて済み有
利である。 なお、16ビツトECC−ENC２５１及び16ビツ
トECC−DEC２５２，２５３は、26ビツトECC
−ENC２４及び16ビツトECC−DEC８１の一部
を用いた。すなわち、26ビツトの中16ビツト分の
み使用し、残りの10ビツトは全て０とした回路で
ある。 第９図に示した多数決回路３１，３２，３３の
詳細を第１６図に示す。 第１６図の多数決回路はＡ〜Ｃ系の３つのデー
タの多数決を取るもので、25個の多数決チヤンネ
ル３０を含んでいる。 また、多数決を取つた結果Ａ〜Ｃのいずれかが
誤つていた場合、どれか誤つていたかもERA〜
ERCのフラグで示すことができる。多数決入力
Ａ〜Ｃ系の中２系統が完全に故障した際は多数決
を取ることができないので、この場合や試験時等
の便宜を考えて、Ａ〜Ｃ系の中の１系統のみ使用
することも可能な回路となつている。 なお、第１６図の多数決チヤンネル３０は一方
向17チヤンネル、双方向８チヤンネルの合計25チ
ヤンネルをもち、これ１つで第９図の３つの多数
決回路３１，３２，３３として使える。一方向17
チヤンネルは制御線３チヤンネル×２ケ所＝６チ
ヤンネルとアドレス11チヤンネルの合計17チヤン
ネルとして、そして双方向８チヤンネルはデータ
ライン用として使われる。 第１６図の25多数決チヤンネル３０の１チヤン
ネルの回路の詳細を第１７図に示す。Ａ，Ｂ，Ｃ
はデータ入力、Ｏ１は多数決結果の出力、Ｏ２，
Ｏ３，Ｏ４はＡ〜Ｃに対応して誤つていることを
示すフラグ出力である。 はSA，SB，SCを共に用いて多数決動作を
停止し、Ａ〜Ｃ系のどれか一つを選択する選択モ
ード制御信号で、このモード時はＡ〜Ｃ系の中ど
れを選択するかをSA，SBまたはSCで示し、こ
れにより選択されたチヤンネルがＯ１の出力とな
る。
とめて示すと前表のとおりとなり、本実施例によ
り超高信頼性のコンピユータが得られる。 各コンピユータユニツトの記憶装置および入力
装置の配置は、目的とするシステムの特性に応じ
て適当に定めることができる。第４〜７図にその
構成例を示す。 第４図の実施例は、入力装置に接続した各
CPUユニツト１内にマイクロプロセツサ１１と
メモリ１２を持ち、各CPUユニツト１の出力を
誤り訂正符号化回路２を通して多数決回路３で多
数決を取り、誤り訂正復号化回路４で多数決回路
３の誤りを訂正して出力装置５へ出力している。
この実施例では、信号線の双方向回路部分が
CPUユニツト１の部分のみで少なくてすむので、
メモリ２、入力装置６等が小規模なシステムには
有効である。 第５図の実施例は、第４図の実施例に比べて入
力装置の規模が大きく、その制御が複雑である
が、メモリは小容量で済む場合に有効な構成であ
る。第５図の実施例においては、各CPUユニツ
ト１の入力装置は多数決回路３の出力側に位置
し、各マイクロプロセツサの信号を基に多数決回
路３側へデータを出し、多数決回路３を経由して
各マイクロプロセツサ１１へ入力データを渡す。
多数決回路３が逆方向に使われるときは、各
CPUユニツト１へ信号を分配するだけである。 第６図及び第７図の実施例は、第４図及び第５
図の実施例と比べて大容量のメモリが必要とさ
れ、各CPUユニツト毎にメモリを持たせること
が難しい場合に適合する構成である。第６図及び
第７図に示した実施例では、メモリ１２を多数決
回路３の外に出してメモリ１２が一式のみで済む
様にしてある。従つて、第６図の実施例は入力装
置６が小規模でメモリ１２が大規模なケースに、
第７図の実施例は入力装置６及びメモリ１２とも
に大規模な場合に適合する。 第７図に示した実施例における制御の基本構成
の例を第８図に示す。 第８図では、第７図の構成に割込信号６１を付
加し、メモリ１２Ａ，１２Ｂと入力装置５１Ａ，
５１Ｂを各２式ずつ持たせてある。メモリ１２
Ａ，１２Ｂ及び入力装置５１Ａ，５１Ｂを２式ず
つ持たせた理由は、故障等が起きてもシステム全
体としては正常に動作し、システムを停止させる
ことなく運用状態での修理等を行えるように冗長
構成とするためである。なお、割込信号６１が各
MPU１１に対して並列に入力されているのは、
割込回路が比較的単純な入力回路であるために、
第６図の構成と同様に考えてよいからである。 第８図に示した実施例の制御の詳細構成を第９
図に示す。第９図に示した実施例の各構成部分の
動作を信号の流れにそつて以下説明する。 (1) クロツク及びリセツト９ マイクロプロセツサ３系統１１Ａ，１１Ｂ，
１１Ｃは、同一のクロツク信号及びリセツト信
号を与えられ、クロツク単位で完全に同期して
おり、同一動作を行わせている。 (2) 割込入力６１ 各マイクロプロセツサ１１に割込制御回路６
２を設け、割込入力の制御をマイクロプロセツ
サ毎に独立に行つている。なお、割込制御回路
６２の故障を考慮し、かつ回路の簡略化のため
に、割込入力６１は多数決回路３を通さない方
式を採用している。 (3) 制御線（マイクロプロセツサ出力）２１ 各マイクロプロセツサからは、多数の制御信
号が出力されるが、簡略のためにここでは３本
の信号線、すなわち読出し／書込み、分配、バ
スロツクの信号線のみを多数決回路３１へ送つ
ている。制御線２１の各線は、相互に非同期で
あるので、誤り訂正符号を付加して送ることが
できず、従つて多数決回路３１に直接送られる
各制御信号は、各信号毎に多数決回路３１で多
数決を取られるかつ、この多数決回路３１は冗
長構成としてあるので、その故障は回避され
る。なお、第９図において、制御信号の多数決
回路３１は一体に図示してあるが、前述のよう
に冗長構成をもち故障個所は分離可能である。 (4) アドレス信号（マイクロプロセツサ出力）２
２ マイクロプロセツサから出力されたアドレス
信号２２は、26本の信号線をもち、各線上の信
号は各マイクロプロセツサ１１毎に付加された
誤り訂正符号化回路（ECC−ENC）２４にお
いて誤り訂正符号化される。これを多数決回路
３２で各ビツト毎に多数決を取り、マイクロプ
ロセツサ１１及びECC−ENC２４の故障を取
り除いた後、メモリ１２及びシステムバス４３
へ送られる。メモリ１２及びシステムバスイン
ターフエース４２の先に設けられる入出力装置
５１では誤り訂正復号化回路（ECC−DEC）
４１で、多数決回路３２及びシステムバス４３
の誤りを除去して正しいアドレスの値を得るこ
とができる。 (5) データ信号２３ データ信号２３は双方向性であるため、マイ
クロプロセツサ１１側からデータが出力される
場合と逆に、マイクロプロセツサ１１側に入力
される場合とがある。マイクロプロセツサ１１
側からデータが出力され、メモリ１２及び入出
力装置５１へ書込む場合は、(4)のアドレス信号
２２と同様にECC−ENC／DEC２５、多数決
回路３３、書込制御器８２またはECC−
DEC／ENC４１を通つて、メモリ１２または
入出力装置５１へ正しいデータが渡される。逆
にマイクロプロセツサ１１にデータが入力され
読込まれるときは、入力データは入出力装置５
１、メモリ１２、ECC−DEC／ENC４１また
は書込制御器８２で誤り訂正符号化され、多数
決回路３３へ入力される。この場合、多数決回
路３３多数決動作をせずに単にデータを各マイ
クロプロセツサ１１に分配する機能を持つてい
るのみである。多数決回路３３から出力された
データは、ECC−ENC／DEC２５で途中で発
生した誤り訂正してマイクロプロセツサ１１へ
出力し、マイクロプロセツサ１１は正しいデー
タを受け取ることができる。 第９図に示したアドレス信号用の26ビツト
ECC−ENC２４及びECC−DEC８１の詳細を第
１０図に示す。第１０図の回路は、ECC−ENC
２４とECC−DEC８１の両方を含むものであり、
ENC端子の設定により、符号器及び復号器のど
ちらにも使える。符号器として使うときは、A00
〜A25にマイクロプロセツサ１１側からアドレス
信号を入力し、入力信号を26ビツトECC−ENC
で符号化してB00〜B25及びBP0〜５に誤り訂正
符号化したアドレス信号を得ることができる。こ
の26ビツトECC−ENCの構成例としてSED−
DED（Single Error Correction−Double Error
Detection）コードを用いた回路を第１２図に示
す。 復号器として使うときは、B00〜B25、BP0〜
５に誤り訂正符号化したアドレス信号を入力する
入力信号は、26ビツトECC−DECで復号化され
てA00〜A25に正しいアドレス信号が得られる。
もし、誤りがあつた場合で、単一誤り（結果は正
しく訂正されている）の時は端子に、多
重誤り（結果も正しくない）の時は端子
に各々信号が出るので（全て正しければどちらの
信号も出ない）、誤りの状況を知ることができる。
26ビツトECC−DECの構成例として、SED−
DEDコードを用いた回路を第１３図、そして該
コードのシンドローム・マトリクス論理図表を第
１４図に示す。 第９図に示したデータ信号用の16ビツトBCC
−ENC／DEC２５及び書込制御器８２の詳細を
第１１図に示す。第１１図に示した回路は、16ビ
ツトの誤りを訂正の符号化及び復号化機能とバイ
ト書込機能とをもつている。マイクロプロセツサ
１１側に接続して使用するECC−ENC／DEC２
５の場合は、C00〜C15をマイクロプロセツサ１
１側に接続し、D00〜D15，DP0〜DP5を多数決
回路３３側に接続する。又、SH2＝SL2＝１，
SL1＝SL3＝SH1＝SH3＝０，THRU＝０とする。
マイクロプロセツサ１１がデータを出力するとき
は、C00〜C15にこのデータが入力され、又SH2，
SL2が１なので、スイツチＳ１，Ｓ２の出力は
C00〜C15が選択され、16ビツトECC−ENC２５
１で誤り訂正符号化され、D00〜D15，DP0〜
DP5に出力される。マイクロプロセツサ１１がデ
ータを読み込むときは、逆にD00〜D15，DP0〜
DP5に誤り訂正符号化されたデータが入力され、
16ビツトECC−DEC２５２で誤り訂正され、C00
〜C15に出力され、マイクロプロセツサ１１に読
み込まれる。 エラーの発生時は、第１０図に示した26ビツト
ECC−ENC／DEC２４，８１の場合と同様に
ERRBおよびDERBに誤りの状態で示される。入
出力装置５１等での入出力回路５１側に接続して
使用するECC−ENC／DEC４１の場合は、マイ
クロプロセツサ１１を入出力装置５１で置き換え
たものと等しい。 メモリ側に接続して書込み制御器８２として使
用する場合は、C00〜C15，CP0〜CP5を多数決
回路３３側に、D00〜D15，DP0〜DP5をメモリ
１２側それぞれ接続する。通常の16ビツトの書込
みのときは、まずC00〜C15，CP0〜CP5に入力
された誤り訂正付データを一度16ビツトECC−
DEC２５３で誤り訂正し、再度16ビツトENC２
５１で誤り訂正符号化してD00〜D15，DP0〜
DP5に出力し、メモリ１２に書込んでいる。
（SH1＝SL1＝1.SH2〜3＝SL2〜3＝０，THRU＝０）
なお、SH2＝SL2＝１，SH1〜3＝SL1〜3＝０，
THRU＝１とすると、ここで誤り訂正をしない
で書込む方式も可能である。 16ビツトの読出の時は、D00〜D15，DP0〜
DP5にメモリ１２から読み出したデータを入力す
ると、16ビツトECC−DEC２５２で一度メモリ
１２から読出したデータを誤り訂正し、これを
C00〜C15，CP0〜CP5に出力し、多数決回路３
３へ送る。８ビツトの読出し時は、16ビツト読出
しと全く同様に、メモリ１２から16ビツトで読出
され、多数決回路３３を通つてマイクロプロセツ
サ１１側のECC−ENC／DEC２５まで16ビツト
で処理され、マイクロプロセツサ１１が16ビツト
の中の必要とするハイバイトからロウバイトを読
込む方式としている。 ８ビツトの書込み時は、マイクロプロセツサ１
１からは８ビツトデータが出力されるが、マイク
ロプロセツサ１１のバイトデータを受けたECC
−ENC２５１は、スイツチＳ１及びＳ２により、
マイクロプロセツサ１１が出力したバイトデータ
以外のビツトを０にして16ビツトデータを作り、
これに対して誤り訂正符号を付加する。これを多
数決回路３３で多数決を取り、メモリの書込制御
器８２へ入力する。書込制御器８２では、第１１
図の16ビツトECC−DEC２５３で誤り訂正し、
スイツチＳ１及びＳ２へ入力する。 一方、バイト書込ではマイクロプロセツサ１１
による書込みの対象でないバイトは、メモリ１２
から読出す必要があるので、まず全データをD00
〜D15，DP0〜DP5に読出し、16ビツトECC−
DEC２５２により誤り訂正後、スイツチＳ１，
Ｓ２へ送る。スイツチＳ１，Ｓ２でマイクロプロ
セツサ１１から送られて来たバイトデータと、メ
モリ１２から読出したバイトデータとを組合せ
て、メモリに書込むべき新16ビツトデータを作成
し、この新データを16ビツトECC−ENC２５１
で誤り符号化し、D00〜D15，DP0〜DP5に出力
する。これをメモリ１２に書込む。このバイト書
込みにおけるデータ処理の流れを第１４図に示
す。 バイト書込方式では、まずメモリ１２からデー
タをワード単位で読出し、それにマイクロプロセ
ツサ１１から来た書込情報を加えてメモリ書込デ
ータを作成し、これに誤り訂正符号を再度付加し
てメモリ１２に書込むので、１回の書込で２回の
メモリサイクルを必要とするが、誤り訂正ビツト
は６ビツトで済む。一方、バイト毎に誤り訂正符
号を付加する方式をとると、誤り訂正ビツトが５
ビツト×２バイト＝10ビツトも必要である。バイ
ト書込方式の方がメモリ素子数が少なくて済み有
利である。 なお、16ビツトECC−ENC２５１及び16ビツ
トECC−DEC２５２，２５３は、26ビツトECC
−ENC２４及び16ビツトECC−DEC８１の一部
を用いた。すなわち、26ビツトの中16ビツト分の
み使用し、残りの10ビツトは全て０とした回路で
ある。 第９図に示した多数決回路３１，３２，３３の
詳細を第１６図に示す。 第１６図の多数決回路はＡ〜Ｃ系の３つのデー
タの多数決を取るもので、25個の多数決チヤンネ
ル３０を含んでいる。 また、多数決を取つた結果Ａ〜Ｃのいずれかが
誤つていた場合、どれか誤つていたかもERA〜
ERCのフラグで示すことができる。多数決入力
Ａ〜Ｃ系の中２系統が完全に故障した際は多数決
を取ることができないので、この場合や試験時等
の便宜を考えて、Ａ〜Ｃ系の中の１系統のみ使用
することも可能な回路となつている。 なお、第１６図の多数決チヤンネル３０は一方
向17チヤンネル、双方向８チヤンネルの合計25チ
ヤンネルをもち、これ１つで第９図の３つの多数
決回路３１，３２，３３として使える。一方向17
チヤンネルは制御線３チヤンネル×２ケ所＝６チ
ヤンネルとアドレス11チヤンネルの合計17チヤン
ネルとして、そして双方向８チヤンネルはデータ
ライン用として使われる。 第１６図の25多数決チヤンネル３０の１チヤン
ネルの回路の詳細を第１７図に示す。Ａ，Ｂ，Ｃ
はデータ入力、Ｏ１は多数決結果の出力、Ｏ２，
Ｏ３，Ｏ４はＡ〜Ｃに対応して誤つていることを
示すフラグ出力である。 はSA，SB，SCを共に用いて多数決動作を
停止し、Ａ〜Ｃ系のどれか一つを選択する選択モ
ード制御信号で、このモード時はＡ〜Ｃ系の中ど
れを選択するかをSA，SBまたはSCで示し、こ
れにより選択されたチヤンネルがＯ１の出力とな
る。
第１図は本発明の第一実施例の構成を示すブロ
ツク図。第２図は本発明の第二実施例の構成を示
すブロツク図。第３図は従来例の構成を示すブロ
ツク図。第４〜７図は第２図に示した第２実施例
においてメモリーおよび入力装置を配置する種種
の構成を示すブロツク図。第８図は第７図に示し
た構成の変形例を示すブロツク図。第９図は第８
図の詳細を示すブロツク図。第１０図および第１
１図は各各第９図中の26ビツトECC−ENCおよ
び16ビツトECC−ENC／DECの詳細を示す回路
図。第１２図および第１３図は各各第１０図中の
26ビツトECC−ENCおよび26ビツトECC−DEC
の内部構成を示す回路図。第１４図は第１３図中
の復号回路における論理マトリクスを示す論理
図。第１５図は第１１図の16ビツトECC−
ENC／DECによるバイト書込の処理流れ図。第
１６図は第９図中の多数決回路の内部構成を示す
回路図。第１７図は第１６図中の多数決回路の１
チヤンネルの内部構成を示す回路図。
ツク図。第２図は本発明の第二実施例の構成を示
すブロツク図。第３図は従来例の構成を示すブロ
ツク図。第４〜７図は第２図に示した第２実施例
においてメモリーおよび入力装置を配置する種種
の構成を示すブロツク図。第８図は第７図に示し
た構成の変形例を示すブロツク図。第９図は第８
図の詳細を示すブロツク図。第１０図および第１
１図は各各第９図中の26ビツトECC−ENCおよ
び16ビツトECC−ENC／DECの詳細を示す回路
図。第１２図および第１３図は各各第１０図中の
26ビツトECC−ENCおよび26ビツトECC−DEC
の内部構成を示す回路図。第１４図は第１３図中
の復号回路における論理マトリクスを示す論理
図。第１５図は第１１図の16ビツトECC−
ENC／DECによるバイト書込の処理流れ図。第
１６図は第９図中の多数決回路の内部構成を示す
回路図。第１７図は第１６図中の多数決回路の１
チヤンネルの内部構成を示す回路図。
Claims (1)
- 【特許請求の範囲】 １ 複数のコンピユータと、 この複数のコンピユータの出力に接続されその
多数決をとる多数決回路と を含む高信頼性コンピユータ方式において、 上記複数のコンピユータの出力と上記多数決回
路の入力との間に接続され各コンピユータの出力
に誤り訂正符号を付加する誤り訂正符号化回路
と、 上記多数決回路の出力に並列冗長接続されその
出力の誤りを上記誤り訂正符号により訂正する誤
り訂正復号化回路と を含むことを特徴とする高信頼性コンピユータ方
式。 ２ 各コンピユータの内部に比較的小容量のメモ
リを配置した特許請求の範囲第１項記載の高信頼
性コンピユータ方式。 ３ 多数決回路の出力と誤り訂正復号化回路との
間に比較的大容量のメモリを配置した特許請求の
範囲第１項記載の高信頼性コンピユータ方式。 ４ 誤り訂正符号化回路に誤り訂正復号化回路を
付設し、誤り訂正復号化回路に誤り訂正符号化回
路を付設して、入出力を双方化した特許請求の範
囲第１〜３項記載のいずれかに記載の高信頼性コ
ンピユータ方式。 ５ 誤り訂正符号化回路を付設した誤り訂正復号
化回路およびこれに接続した入出力装置を冗長化
した特許請求の範囲第４項記載の高信頼性コンピ
ユータ方式。 ６ メモリ直前に誤り訂正復号化回路を配置した
特許請求の範囲第５項記載の高信頼性コンピユー
タ方式。 ７ 誤り訂正復号化回路を配置したメモリを冗長
化した特許請求の範囲第６項記載の高信頼性コン
ピユータ方式。 ８ 入力装置を割込信号で制御する割込入力制御
方式とした特許請求の範囲第５項記載の高信頼性
コンピユータ方式。 ９ 制御信号およびアドレス信号は出力方向で、
データ信号は読出し時および書込み時の双方向
で、誤り訂正を行う方式とした特許請求の範囲第
４項記載の高信頼性コンピユータ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314326A JPS63159944A (ja) | 1986-12-24 | 1986-12-24 | 高信頼性コンピュ−タ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314326A JPS63159944A (ja) | 1986-12-24 | 1986-12-24 | 高信頼性コンピュ−タ方式 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60295590A Division JPH0778750B2 (ja) | 1985-12-24 | 1985-12-24 | 高信頼性コンピュータ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63159944A JPS63159944A (ja) | 1988-07-02 |
| JPH0346851B2 true JPH0346851B2 (ja) | 1991-07-17 |
Family
ID=18051988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61314326A Granted JPS63159944A (ja) | 1986-12-24 | 1986-12-24 | 高信頼性コンピュ−タ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63159944A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0934736A (ja) * | 1995-07-19 | 1997-02-07 | Nec Corp | 動作切替えコントローラ |
| JP2014229130A (ja) * | 2013-05-23 | 2014-12-08 | 株式会社日立製作所 | 高信頼プロセッサおよびそれを用いた高信頼制御装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778750B2 (ja) * | 1985-12-24 | 1995-08-23 | 日本電気株式会社 | 高信頼性コンピュータ方式 |
-
1986
- 1986-12-24 JP JP61314326A patent/JPS63159944A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63159944A (ja) | 1988-07-02 |
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