JPH0223889B2 - - Google Patents

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JPH0223889B2
JPH0223889B2 JP59001441A JP144184A JPH0223889B2 JP H0223889 B2 JPH0223889 B2 JP H0223889B2 JP 59001441 A JP59001441 A JP 59001441A JP 144184 A JP144184 A JP 144184A JP H0223889 B2 JPH0223889 B2 JP H0223889B2
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JP
Japan
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array
unit
bus
spare
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JP59001441A
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JPS59195750A (ja
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Rii Hefunaa Jeemuzu
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
    • G06F11/2051—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant in regular structures

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Hardware Redundancy (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Description

【発明の詳細な説明】
〔技術分野〕 本発明は並列に配置された同一機能ユニツトの
再構成方法に関する。 〔背景技術〕 今日様々な環境においてユーザは、物の生産に
役立たせるためにまたは生産性を高めるためにま
すますコンピユータに依存するようになつてきて
いる。こうした中でユーザにとつてコンピユータ
の信頼性及び可用性が最大の関心事となつてい
る。コンピユータの故障率の増大は無視できなく
なり、その結果ユーザはコンピユータ購入にあた
つてRAS（信頼性、可用性、及び保守性）を重視
するようになつた。 これからのシステム設計にあたつては顧客の要
望を満たすためにRASを向上させるだけではな
く修理のコストを下げるような手段をシステムに
組込まなければならない。 再構成能力を持たない従来のシステムは故障が
起こるとFRU（現場で交換可能なユニツト）の交
換が必要である。このような場合には交換を行な
うエンジニアがそこへ赴き交換を完了するまでの
間システムの機能は停止している。故障の生じた
部品に代わつて予備の部品を利用する再構成方法
はこうしたシステムの機能停止をなくし、破局故
障の場合はプログラム再始動または初期プログラ
ムロードを命ずることができるし、最適の場合は
動作を続行できる。 部品またはユニツトの故障が生じた場合にハー
ドウエアの再構成によつてシステムの信頼性及び
可用性を向上させるために、これまでいくつかの
方法が適用されてきた。特にプロセツサの論理チ
ツプよりもバイポーラアレイにおいて故障が多く
起こるので、再構成によるシステムの設計方法
は、こうしたバイポーラアレイの信頼性及び可用
性を改善するために使用されるようになつた。こ
うしたバイポーラアレイに係る改善は、プロセツ
サ全体の信頼性及び可用性の向上に寄与するであ
ろう。バイポーラアレイは一般に局所記憶装置
（すなわちレジスタフアイル）、キヤツシユ、
RAM、及びチヤネルバアフア等に用いられてい
る。 バイポーラアレイを使用したシステムの再構成
方法の第１のタイプとして、アレイを２つに分け
て通常は半分を利用し故障が発生した場合は残り
の半分を利用する方法がある。この方法は半分の
アレイに生ずる単一セルまたは複数セルの故障に
のみ有効であり、アレイ全体の破局故障またはア
ドレス指定に係る故障が生じた場合は有効ではな
い。 バイポーラアレイを使用したシステムの再構成
方法の第２のタイプとして、故障の生じたチツプ
のアドレスを予備チツプのアドレスに写像し予備
アレイのアドレス変換を行う方法がある。この方
法はどんな故障モードにも有効であるが、アドレ
ス指定に要する時間に対して余分な遅延（数ナノ
秒）を付加することになり、一般にサイクル時間
はアレイのアクセス時間に大きく依存するので、
この遅延は、非常に高性能のプロセツサにおいて
は無視することができない。 〔発明の目的〕 本発明の目的は、どんな故障モードに対して
も、アレイのアドレス指定に影響を与えないでア
レイの再構成を行う方法を提供することにある。 〔発明の概要〕 本発明による再構成の方法は、同一の機能ユニ
ツト（例えばアレイ、ビツトスライス要素、ベク
トル要素プロセツサ等）が並列構成されている場
合に、どんなパツケージレベル（例えばビツト
列、チツプ列、モジユール列、カード列等）にも
適用できる。 並列構成されたユニツトは１個の予備ユニツト
を含み、各々のユニツトに２個の入力バス及び２
個の出力バスを設けて次のようにして本発明の目
的が達成される。 １個のユニツトに故障が生じたことが検出され
ると、故障の生じたユニツトと予備ユニツトとの
間にある全てのユニツトの内容と、故障の生じた
ユニツトの内容とを、予備ユニツトの方向にユニ
ツト１個分だけ移動させ、故障の生じたユニツト
に設けられた２個の出力バスを非活動化し、故障
ユニツトに対して予備ユニツトの方向にある全て
のユニツトに係る２個の入力バスのうち予備ユニ
ツトと反対方向にある入力バスを活動化し２個の
出力バスのうち予備ユニツトと反対方向にある出
力バスを活動化する。同時に故障ユニツトに対し
て予備ユニツトと反対方向にある全てのユニツト
に係る２個の入力バスのうち予備ユニツトの方向
にある入力バスを活動化し２個の出力バスのうち
予備ユニツトの方向にある出力バスを活動化す
る。 本発明による再構成方法は以下のような利点が
ある。 (イ) 並列構成されるユニツトの数がいくつであつ
ても予備ユニツトは１個だけでよい。 (ロ) 再構成が行なわれても入出力インターフエー
スを変更する必要がない。 (ハ) 並例構成されるユニツトの数がいくつであつ
ても予備ユニツトに設けられた入力バス及び出
力バスを変更する必要はない。 (ニ) データ経路の遅延を極力少なくできる。 (ホ) アドレス指定制御経路においては遅延は生じ
ない。 (ヘ) チツプ不良を含む全ての故障モードに対して
有効である。 〔実施例の発明〕 以下にメモリアレイ構成に関して本発明による
再構成の方法を記述するが、本発明はメモリアレ
イに限らず一般に同一機能ユニツトの並列構成に
対して適用できる。 第１図に1024×72ビツトのRAM１０を形成す
る８個の1024×９ビツトアレイ１１から成る従来
のアレイ構成を示す。各々のアレイ１１は1024個
のバイトエントリを含み、各バイトエントリに対
して１つのパリテイビツトが付加されている。従
つて各バイトエントリは９ビツト幅である。 アレイ出力１３は出力レジスタ１４にラツチさ
れ、次にアレイ故障の有無を調べるためにパリテ
イ検査器（PCK）によつてパリテイ検査が行な
われる。個々のパリテイ検査の結果を用いて保守
用プロセツサ（図示せず）にアレイ故障の診断及
び分離を行なわせることができる。 単一ビツトの訂正によつて故障が一旦分離され
ると、必要に応じて故障モードを決定することも
可能である。単一ビツト故障の場合は、故障アド
レスを有する故障アレイの内容は予備アレイに移
され、故障アレイは予備アレイとして再構成され
る。多重ビツト故障またはより複雑な故障の場合
はデータを回復することができないが、アレイの
再構成は行なわれてシステムの再始動または再初
期プログラムロードが命ぜられる。このようにし
てシステムの事故発生率の最小化が行なわれてい
る。 ECC（エラー訂正符号化）による方法はコスト
の問題や過度の遅延のため、プロセツサ内部のア
レイの周辺では通常用いられていない。さらに
ECCによる方法は単一ビツトの訂正を提供する
だけであり、より複雑な故障モードの訂正はでき
ない。 第２図について説明を行なう。第２図は１個の
予備アレイ２０を有する本発明を利用するアレイ
構成を表わす図である。第２図のアレイ構成は８
個のアレイ１１と１個の予備アレイ２０とを並べ
た長さを有しているが、本発明はどんな長さの場
合にも利用でき、並列アレイの数が増えた場合で
も予備アレイ２０に入力及び出力を増やす必要は
ない。第２図に示すように各々のアレイ１１に必
要な入力データバス２１及び出力データバス２２
のセツトを付加してある。この付加された入力デ
ータバス２１によつて隣接する２個のアレイ１１
のいずれにも入力が可能となる。バスＡ（左端の
バス）またはバスＢ（右端のバス）のゲートを付
勢するためにＡ／Ｂ制御（CTL）信号線２３が
使用される。実施例ではＡ／Ｂ CTL信号が
“１”ならばバスＡが活動し、Ａ／Ｂ CTL信号
が“０”ならばバスＢが活動する。第２図に示す
ように隣接する２個のアレイの出力バス２２及び
２４（一方のアレイのバスＡと他方のアレイのバ
スＢ）はDOT ORされる。Ａ／Ｂ CTL信号に
よつて選択されない方のバスには全てに“０”が
出力される。CIPT（チツプインプレーステスト）
線２５が活動化すると出力バス２２及び２４のい
ずれのゲートをも閉じて、当該アレイの隣りのア
レイの出力バスを利用できるようにする。例えば
第３図においてCIPT*（＊は活動の状態を表わ
す）はCIPT線２５を活動化して、ハードエラー
の生じたアレイの出力バス２２及び２４のいずれ
のゲートをも閉じていることを表わす。またＡ／
B* CTLはＡ／Ｂ CTL線２３が“０”であつ
てバスＢを選択し、*Ａ／Ｂ CTLはＡ／Ｂ
CTL線２３が“１”であつてバスＡを選択して
いることを表わしている。 第３図は第２図のバイト５のアレイにハードエ
ラーが生じた場合のアレイの再構成の様子を示
す。第３図はバイト５，６、及び７のアレイがア
レイ１個分だけ右に並行移動した場合である。こ
の場合、新たなバイト５，６、及び７のアレイは
元のバイト６，７のアレイ及び予備アレイに対応
し、使用されなくなつたアレイ（元のバイト５の
アレイ）が新たに予備アレイとなる。こうして移
動が生じても入力バスおよび出力バスは元のまま
でよい。またアレイのアドレス指定に変更を加え
る必要もない。従つてアレイのアドレス指定制御
経路には何らの遅延も生じない。 各々のアレイに対して付加した入力データバス
２１及び出力データバス２２、ならびに所望のバ
スを選択するためのゲート論理を、アレイの外部
でなく内部に備えたことも本発明の利点である。
以上のような付加機構をアレイの外部に備えた場
合は、データ経路に余分の遅延を生じるだけでな
く実装上の問題をも生じることになるであろう。
【表】
【表】
【表】
【表】
【表】 他の組合せは無効
表１について説明する。左から構成制御レジス
タ、CIPT制御レジスタ、及びＡ／Ｂ制御レジス
タであり表の数字は各々のレジスタの内容を示
す。構成制御レジスタは４ビツトであり、アレイ
の再構成を制御するために使用される。各々のラ
ツチＣ０，Ｃ１，Ｃ２、及びSPのセツトは保守
用プロセツサによつて制御され、故障分離が完了
した場合に、故障に応じて所望の変更が行なわれ
る。第３図のようにバイト５のアレイに故障が生
じた場合は、保守用プロセツサが故障の生じたバ
イトに対応して３ビツトの２進符号をラツチＣ０
ないしＣ２にセツト（バイト５に対しては
“101”）し、さらにラツチSPを“０”にセツトす
る。この様子は表１の構成レジスタの６行目に示
されている。 前述のようにラツチＣ０，Ｃ１、及びＣ２は、
故障の生じたバイトに対応してセツトが行なわ
れ、ラツチＣ０，Ｃ１、及びＣ２によつて識別さ
れる故障アレイに対応するCIPT線２５を活動化
して故障アレイの出力バス２２及び２４のゲート
を閉じる。こうして例えばバイト５のアレイに故
障が生じたとすると表１のCIPT制御レジスタの
６行目に示すようにラツチＩ５が“１”にセツト
されて、当該アレイの出力バス２２及び２４のゲ
ートを閉じる。そうして当該アレイの左側にある
全てのアレイはそのままバスＢを使用し、当該ア
レイの右側にある全てのアレイはバスＡを使用す
るようになる。 ラツチSPは初期システムリセツトの際には
“１”にセツトされている。もし必要ならば不正
な構成を検査できるようにすることができる。 元のバイト５のアレイに故障が生じた場合はラ
ツチＣ０，Ｃ１，Ｃ２、及びSPは“1010”とな
つて対応するCIPT制御レジスタのラツチＩ５を
“１”にセツトして、Ａ／Ｂ制御レジスタのラツ
チＢ０ないしＢ７、及びBSを“111110000”のよ
うにセツトする。故障の生じたアレイではCITP
線２５が活動状態にあるので、当該アレイＡ／Ｂ
制御線２３はどんな状態になつていてもよい。 CIPT制御レジスタの不使用のラツチ（Ｉ０及
びIS）は両端のアレイのためのラツチであるが、
Ａ／Ｂ制御レジスタのラツチで代用できるので省
略することができる。例えばもし最左端のアレイ
が予備アレイとして構成されるならば、当該アレ
イのＡ／Ｂ制御信号は“０”となりバスＡが選択
される。こうして最左端のアレイのバスＢは閉じ
て、その隣のアレイの出力バスＡを使用してバイ
ト０のデータが出力される。 第４図について説明する。第４図は第２図のア
レイ構成を何段にも積み重ねかつ各段ごとに再構
成ができることを示している。各段ごとにロード
及びドツト（１段あたり出力側に２ドツト入力側
に２ロード）を付加するだけで段構成が達成でき
る。
【図面の簡単な説明】
第１図は従来のアレイ構成を表わすブロツク
図、第２図は本発明を利用するアレイ構成を表わ
すブロツク図、第３図は本発明による再構成が行
なわれた様子を表わすブロツク図、第４図はアレ
イ構成を数段に積み重ねた場合に本発明が利用さ
れる様子を表わすブロツク図である。

Claims (1)

  1. 【特許請求の範囲】 １ 予備ユニツトを含む同一の機能ユニツトが並
    列に構成され、各々のユニツトは２個の入力バス
    および２個の出力バスを含み、１個の故障ユニツ
    トに応答して、 前記故障ユニツトに係る２個の前記出力バスを
    非活動化し、 前記故障ユニツトに対して前記予備ユニツトと
    反対方向にある全てのユニツトに係る２個の前記
    入力バスのうち前記予備ユニツトの方向にある入
    力バスを活動化し、 前記故障ユニツトに対して前記予備ユニツトの
    方向にある全てのユニツトに係る２個の前記入力
    バスのうち前記予備ユニツトと反対方向にある入
    力バスを活動化し、 前記故障ユニツトに対して前記予備ユニツトと
    反対方向にある全てのユニツトに係る２個の前記
    出力バスのうち前記予備ユニツトの方向にある出
    力バスを活動化し、 前記故障ユニツトに対して前記予備ユニツトの
    方向にある全てのユニツトに係る２個の前記出力
    バスのうち前記予備ユニツトと反対方向にある出
    力バスを活動化することによつて、前記故障ユニ
    ツトを分離することを特徴とするユニツト再構成
    方法。
JP59001441A 1983-04-18 1984-01-10 ユニツト再構成方法 Granted JPS59195750A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/485,816 US4566102A (en) 1983-04-18 1983-04-18 Parallel-shift error reconfiguration
US485816 1983-04-18

Publications (2)

Publication Number Publication Date
JPS59195750A JPS59195750A (ja) 1984-11-06
JPH0223889B2 true JPH0223889B2 (ja) 1990-05-25

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ID=23929547

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59001441A Granted JPS59195750A (ja) 1983-04-18 1984-01-10 ユニツト再構成方法

Country Status (3)

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US (1) US4566102A (ja)
EP (1) EP0122525A3 (ja)
JP (1) JPS59195750A (ja)

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