JPH0346883A - ビデオ画像処理装置 - Google Patents
ビデオ画像処理装置Info
- Publication number
- JPH0346883A JPH0346883A JP1183495A JP18349589A JPH0346883A JP H0346883 A JPH0346883 A JP H0346883A JP 1183495 A JP1183495 A JP 1183495A JP 18349589 A JP18349589 A JP 18349589A JP H0346883 A JPH0346883 A JP H0346883A
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- JP
- Japan
- Prior art keywords
- image processing
- converters
- video image
- converter
- processing device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、Ｘ線画像処理表示装置等に使用するビデオ画
像処理装置に関する。
像処理装置に関する。
［従来技術］
従来、この種のビデオ画像処理装置では、第４図に示す
ように、テレビカメラ２１からのアナログビデオ信号を
ＡＤコンバータ２２によりディジタル化し、ディジタル
処理回路２３により処理し、更に、ＤＡコンバータ２４
で再びアナログ信号に変換した後、表示モニタ２５に処
理画像として表示していた。
ように、テレビカメラ２１からのアナログビデオ信号を
ＡＤコンバータ２２によりディジタル化し、ディジタル
処理回路２３により処理し、更に、ＤＡコンバータ２４
で再びアナログ信号に変換した後、表示モニタ２５に処
理画像として表示していた。
［発明が解決しようとする課題］
従来の画像処理装置は、ひとつのアナログビデオ信号を
ひとつのＡＤコンバータにより１ドツトずつ順次変換し
ていたので、高速を要するアプリケーションではＡＤ変
換のビット数を押さえて高速なものを使用するか、又は
、非常に高価なＡＤコンバータを使用するなどの方法を
収っていた。、しかし、近年、ハイビジョンなどの高精
細テレビの出現によりビデオ信号の変換レートは急速に
高速比しつつあるので、量子化ビット数が大きく、変換
レートも高速なＡＤコンバータの開発が追い付かないの
が現状である。
ひとつのＡＤコンバータにより１ドツトずつ順次変換し
ていたので、高速を要するアプリケーションではＡＤ変
換のビット数を押さえて高速なものを使用するか、又は
、非常に高価なＡＤコンバータを使用するなどの方法を
収っていた。、しかし、近年、ハイビジョンなどの高精
細テレビの出現によりビデオ信号の変換レートは急速に
高速比しつつあるので、量子化ビット数が大きく、変換
レートも高速なＡＤコンバータの開発が追い付かないの
が現状である。
本発明は、上記のような従来技術の欠点を解消するため
に創案されたものであり、高価なＡＤコンバータを必要
とせずに高速な変換レートを達成すること及びアーチフ
ァクト（たてじま等）が発生しないビデオ画像処理装置
を提供することを目的とする。
に創案されたものであり、高価なＡＤコンバータを必要
とせずに高速な変換レートを達成すること及びアーチフ
ァクト（たてじま等）が発生しないビデオ画像処理装置
を提供することを目的とする。
［課題を解決するための手段］
上記目的を達成する゛ために、本発明におけるビデオ画
像処理装置では、量子化ビット数が大きく、変換レート
の比較的遅い安価なＡＤコンバータを複数個時分割多重
クロックにて並列に動作させることにより、アナログビ
デオ信号をディジタル信号に変換している。
像処理装置では、量子化ビット数が大きく、変換レート
の比較的遅い安価なＡＤコンバータを複数個時分割多重
クロックにて並列に動作させることにより、アナログビ
デオ信号をディジタル信号に変換している。
また、複数のＡＤコンバータの特性が異なっている場合
には、アーチファクト（たてじま等）が目につくが、ビ
デオ信号のフレームごとに複数のＡＤコンバータに与え
るクロックを切り替えることにより、アーチファクトが
実用上目につかないようにしている。
には、アーチファクト（たてじま等）が目につくが、ビ
デオ信号のフレームごとに複数のＡＤコンバータに与え
るクロックを切り替えることにより、アーチファクトが
実用上目につかないようにしている。
［作用］
上記のように構成されたビデオ画像処理装置では、アナ
ログビデオ信号は複数個のＡＤコンバータによって交互
にＡＤ変換され、パラレルシリアル変換器によって連続
した画像データとして出力される。
ログビデオ信号は複数個のＡＤコンバータによって交互
にＡＤ変換され、パラレルシリアル変換器によって連続
した画像データとして出力される。
［実施例］
実施例について図面を参照して説明すると、第１図にお
いて、テレビカメラからのアナログビデオ信号は二つの
ＡＤコンバータ１．２に並列に入力され、この二つのＡ
Ｄコンバータ１．２はビデオ信号に同期したクロックジ
ェネレータ３からの互いに位相差を有する変換クロック
（ＡＤＣＩＣＫ、ＡＤＣ２−ＣＫ）によってディジタル
変換を行う。そして、二つのＡＤコンバータ１．２の出
力はパラレルシリアル変換器４により一つの連続した画
像データとして、ディジタル処理回路に入力される。ま
た、二つのＡＤコンバータの出力を直接ディジタル処理
回路に入力して並列処理を行うこともできる。更に、Ａ
Ｄコンバータは二つに限らず三以上とすることもできる
。
いて、テレビカメラからのアナログビデオ信号は二つの
ＡＤコンバータ１．２に並列に入力され、この二つのＡ
Ｄコンバータ１．２はビデオ信号に同期したクロックジ
ェネレータ３からの互いに位相差を有する変換クロック
（ＡＤＣＩＣＫ、ＡＤＣ２−ＣＫ）によってディジタル
変換を行う。そして、二つのＡＤコンバータ１．２の出
力はパラレルシリアル変換器４により一つの連続した画
像データとして、ディジタル処理回路に入力される。ま
た、二つのＡＤコンバータの出力を直接ディジタル処理
回路に入力して並列処理を行うこともできる。更に、Ａ
Ｄコンバータは二つに限らず三以上とすることもできる
。
ところで、二つのＡＤコンバータの特性に差があるとア
ーチファクト（たてじま等）が発生し、処理画面がみに
くくなる。これを解消するため、第２図に示される実施
例では、ビデオ信号のフレーム毎に切替回路１５を駆動
して、クロックジェネレータ１３の発生する位相差を有
する二つの変換クロックを切り替える。このときのタイ
ミングは第３図の（ａ）、（ｂ）のようになる。今、プ
ログレッシブスキャン（順次走査）のある一つのフレー
ムに注目し、これを偶数フレームと考え、次を奇数フレ
ーム、そしてその次を偶数フレームと交互に繰り返され
ると考える。
ーチファクト（たてじま等）が発生し、処理画面がみに
くくなる。これを解消するため、第２図に示される実施
例では、ビデオ信号のフレーム毎に切替回路１５を駆動
して、クロックジェネレータ１３の発生する位相差を有
する二つの変換クロックを切り替える。このときのタイ
ミングは第３図の（ａ）、（ｂ）のようになる。今、プ
ログレッシブスキャン（順次走査）のある一つのフレー
ムに注目し、これを偶数フレームと考え、次を奇数フレ
ーム、そしてその次を偶数フレームと交互に繰り返され
ると考える。
このとき、偶数フレームでは第３図（ａ）のようにＡＤ
コンバータ１から始まり、交互に１ドツトずつサンプリ
ングを行うように変換クロック（ＡＤＣ１−ＣＫ、ＡＤ
Ｃ２−ＣＫ）が与えられ、これらのデータはパラレルシ
リアル変換により、一つの連続した画像データとして出
力される。
コンバータ１から始まり、交互に１ドツトずつサンプリ
ングを行うように変換クロック（ＡＤＣ１−ＣＫ、ＡＤ
Ｃ２−ＣＫ）が与えられ、これらのデータはパラレルシ
リアル変換により、一つの連続した画像データとして出
力される。
また、奇数フレームでは第３図（ｂ）のようにＡＤコン
バータ１．２に与えられる変換クロックが入れ替えられ
ることにより、偶数フレームでノ〜Ｄコンバータ１が変
換したドラＩ〜がＡＤコンバータ２により変換される。
バータ１．２に与えられる変換クロックが入れ替えられ
ることにより、偶数フレームでノ〜Ｄコンバータ１が変
換したドラＩ〜がＡＤコンバータ２により変換される。
これにより、ＡＤコンバータの特性差によるアーチファ
クトは実用上目に付かなくなり、また、実際には後段の
処理回路において積分、リカーシブといった処理が行わ
れるので、ＡＤコンバータの特性差の補正をほぼ完全な
ものとすることができる。
クトは実用上目に付かなくなり、また、実際には後段の
処理回路において積分、リカーシブといった処理が行わ
れるので、ＡＤコンバータの特性差の補正をほぼ完全な
ものとすることができる。
［発明の効果１
本発明は、以上のように構成されるので、個々のＡＤコ
ンバータの最高変換レートの二倍の変換レートでビデオ
アナログ信号をディジタル信号に変換することができる
。また、ＡＤコンバータを三以上とすることにより、更
に高速の変換レートを達成することができる。
ンバータの最高変換レートの二倍の変換レートでビデオ
アナログ信号をディジタル信号に変換することができる
。また、ＡＤコンバータを三以上とすることにより、更
に高速の変換レートを達成することができる。
更に、複数個のＡＤコンバータの変換クロックをビデオ
信号のフレーム毎に入れ替えることによりアーチファク
トの発生を防止することができる。
信号のフレーム毎に入れ替えることによりアーチファク
トの発生を防止することができる。
第１図は本発明にかかるビデオ画像処理装置を示すブロ
ック図、第２図は本発明の他の実施例を示すブロック図
、第３図は第２図の実施例の動作を示す波形図、第４図
は従来のビデオ画像処理装置を示すブロック図である。 １．２．１１．１２・・・・・・ＡＤコンバータ、３．
１３・・・・・・クロックジェネレータ、４．１４・・
・・・・パラレルシリアル変換器、１５・・・・・・切
替回路、２１・・・・・・ビデオカメラ、２２・・・・
・・ＡＤコンバータ、２３・・・・・・ディジタル処理
回路、２４・・・・・・ＤＡコンバータ、２５・・・・
・・表示モニタ皐１０ 第２図
ック図、第２図は本発明の他の実施例を示すブロック図
、第３図は第２図の実施例の動作を示す波形図、第４図
は従来のビデオ画像処理装置を示すブロック図である。 １．２．１１．１２・・・・・・ＡＤコンバータ、３．
１３・・・・・・クロックジェネレータ、４．１４・・
・・・・パラレルシリアル変換器、１５・・・・・・切
替回路、２１・・・・・・ビデオカメラ、２２・・・・
・・ＡＤコンバータ、２３・・・・・・ディジタル処理
回路、２４・・・・・・ＤＡコンバータ、２５・・・・
・・表示モニタ皐１０ 第２図
Claims (2)
- （１）アナログビデオ信号をＡＤコンバータによりディ
ジタル化して処理するビデオ画像処理装置において、複
数個のＡＤコンバータ、位相差を有する多重クロック信
号を発生するクロックジェネレータを有し、複数個のＡ
Ｄコンバータを多重クロック信号により時分割で駆動し
、複数個のＡＤコンバータ出力を処理することを特徴と
するビデオ画像処理装置。 - （２）ビデオ信号の各フレーム毎にＡＤコンバータに与
えるクロックを周期的に入れ替えることを特徴とする特
許請求の範囲第１項記載のビデオ画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183495A JPH0346883A (ja) | 1989-07-14 | 1989-07-14 | ビデオ画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183495A JPH0346883A (ja) | 1989-07-14 | 1989-07-14 | ビデオ画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346883A true JPH0346883A (ja) | 1991-02-28 |
Family
ID=16136822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1183495A Pending JPH0346883A (ja) | 1989-07-14 | 1989-07-14 | ビデオ画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346883A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030012334A (ko) * | 2001-07-31 | 2003-02-12 | 주식회사 셀파크 | 책갈피 끼우개 및 그 제조 방법 |
| WO2003081781A1 (fr) * | 2002-03-22 | 2003-10-02 | Thine Electronics, Inc. | Circuit integre semi-conducteur |
-
1989
- 1989-07-14 JP JP1183495A patent/JPH0346883A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030012334A (ko) * | 2001-07-31 | 2003-02-12 | 주식회사 셀파크 | 책갈피 끼우개 및 그 제조 방법 |
| WO2003081781A1 (fr) * | 2002-03-22 | 2003-10-02 | Thine Electronics, Inc. | Circuit integre semi-conducteur |
| EP1489747A4 (en) * | 2002-03-22 | 2005-07-20 | Thine Electronics Inc | SEMICONDUCTOR INTEGRATED CIRCUIT |
| US7049994B2 (en) | 2002-03-22 | 2006-05-23 | Thine Electronics, Inc. | Semiconductor integrated circuit |
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