JPH0346916B2 - - Google Patents
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- JPH0346916B2 JPH0346916B2 JP58200955A JP20095583A JPH0346916B2 JP H0346916 B2 JPH0346916 B2 JP H0346916B2 JP 58200955 A JP58200955 A JP 58200955A JP 20095583 A JP20095583 A JP 20095583A JP H0346916 B2 JPH0346916 B2 JP H0346916B2
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Description
〔発明の利用分野〕
本発明は、サンプル・ホールド回路に係り、特
に、ホールド用コンデンサの容量が小さく、且つ
IC化に好適なサンプル・ホールド回路に関する。 〔発明の背景〕 一般にサンプル・ホールド回路（以下Ｓ＆Ｈ回
路と記す。）は、第１図に示すような構成となつ
ている。第１図において、入力端子１より入力さ
れた信号１０は、サンプリングパルス発生回路７
によつて作られたサンプリングパルス１２に従つ
て、オン、オフするスイツチＳ１を介して出力端
子２に伝達される。スイツチＳ１がオンの期間
（サンプル期間）では、入力端子１の電位がその
まま出力端子２に伝達され、一方、スイツチＳ１
がオフの期間（ホールド期間）では、スイツチＳ
１がオフする直前の電位に相当する電荷が、ホー
ルドコンデンサＣ１にチヤージされ、出力端子２
はスイツチＳ１がオフする直前の電位に保たれ
る。今、一例として、入力信号１０が第５図に示
した正弦波１０であり、サンプリングパルス１２
が同図に示したパルス１２である場合には、出力
端子２に伝達される信号は、上記のパルス１２の
立ち下がり部分で上記の入力正弦波１０をホール
ドしたホールド信号１４（第５図に波形を示す。）
のようになる。 ここで具体的な特にIC化に適したＳ＆Ｈ回路
の場合について第２図及び第５図を用いてその動
作原理を説明する。第２図は、具体的なＳ＆Ｈ回
路の一例を示した回路図である。 第２図において、入力端子１には入力信号１０
（被サンプルホールド信号で、第５図に示した正
弦波１０）が、端子４及び５には、スイツチング
トランジスタＱ５，Ｑ８及びＱ６，Ｑ７をそれぞ
れオン、オフするサンプリングパルス１２とこれ
に対するDC電圧１３が入力されている。今、サ
ンプリングパルス１２がハイレベルの時（以下サ
ンプル期間と言う。）は、トランジスタＱ５，Ｑ
８がオン状態に、トランジスタＱ６，Ｑ７がオフ
状態になる。この状態では、第２図に示した回路
は、差動対トランジスタＱ１，Ｑ２と負荷抵抗
R1、及び定電流源I1の差動増幅器と、トランジ
スタＱ４，Ｑ８によるエミツタホロワの負帰還回
路とで構成される負の全帰還形増幅器となる。 負帰還形増幅器は、一般に第４図に示した構成
であり、その入出力特性は、 υ0＝Ａ（υi−βυ0） −(1) ここで υi：入力信号１００ υ0：出力信号１０１ Ａ：差動増幅器の利得 β：帰還回路１０３の帰還率 である。上記(1)式を変形すると、 υ0＝Ａ／１＋βAυi −(2) となり、今、β＝１、Ａ≫１であれば、 υ0≒υi −(3) となる。 したがつて、第２図においてサンプル期間で
は、入力信号がそのまま出力信号となる。尚、こ
の第２図の回路における負荷抵抗R1の値は、差
動対トランジスタＱ１及びＱ２のコレクタ電流が
等しい場合に、入力端子１と出力端子２のDC電
位が等しくなるように、定電流電源I1の電流値と
の兼ね合いで決定されている。この状態における
トランジスタＱ３及びＱ４のベースの電位は、出
力端子２の電位E1にトランジスタのベース・エ
ミツタ間電圧を加算した電位E2になつている。 次に、第２図において、サンプリングパルス１
２がロウレベルの時（以下ホールド期間と言う。）
について説明する。この場合は、トランジスタＱ
６，Ｑ７がオン状態に、トランジスタＱ５，Ｑ８
がオフ状態になる。このため、トランジスタQ3
及びＱ４のベース電位は、抵抗R1と定電流源I1
及びI2とによる電圧降下によつて、トランジスタ
Ｑ２のベース電位（出力端子２の電位）E1に比
べて充分低い電位E3となる。これにより、トラ
ンジスタＱ３，Ｑ４は、しや断状態となりホール
ドコンデンサＣ１への電源ラインからの電荷の流
れ込みを防いでいる。又、トランジスタＱ５のコ
レクタ電流は流れていないため、トランジスタＱ
１，Ｑ２もしや断状態となつており、ホールドコ
ンデンサＣ１にチヤージされている電荷の流れ出
しを防いでいる。したがつて、ホールド期間にお
いては出力端子２の電位E1は、第１図で説明し
たようにサンプリングパルス１２が、ロウレベル
になる直前の電位にホールドされる事になる。 以上が、第２図に示したＳ＆Ｈ回路の動作原理
である。しかしながら、上記Ｓ＆Ｈ回路では、実
際の動作においては以下に説明するような問題点
がある。以下、その問題点について説明する。 一般にトランジスタには第３図に示す様に、ベ
ース・コレクタ間及びベース・エミツタ間に接合
容量Ｃ２及びＣ３が存在している。そして、前述
してきた第２図のＳ＆Ｈ回路では、サンプル期間
からホールド期間に切り換わる過程で、トランジ
スタＱ３及びＱ４のベース電位をE2からE3に降
下する必要があつた。これらのために、第２図に
示したＳ＆Ｈ回路におけるトランジスタＱ２のベ
ースラインは等価的に、第６図に示す等価回路と
みなす事ができる。第６図において、コンデンサ
Ｃ４は、トランジスタＱ２のベース・コレクタ間
容量とトランジスタＱ３のベース・エミツタ間容
量とを直列に接続した時の容量と、トランジスタ
Ｑ４のベース・エミツタ間容量とを並列に接続し
た時の容量である。 即ち、 C4＝１／１／C2＋１／C3＋C3 ＝C2C3／C2＋C3＋C3 −(4) ここで C2：トランジスタのベース・コレク
タ間の容量 C3：トランジスタのベース・エミツタ間の容
量 である。電位E1は、ホールド期間直前のトラン
ジスタＱ２のベース電位であり、電位E2はサン
プル期間のトランジスタＱ３及びＱ４のベース電
位、そして、電位E3はホールド期間のトランジ
スタＱ３及びＱ４のベース電位である。尚、スイ
ツチＳ２の端子Ａは、第２図のＳ＆Ｈ回路におけ
るトランジスタＱ３及びＱ４のベースラインに相
当している。 したがつて、上記Ｓ＆Ｈ回路では、コンデンサ
Ｃ４のためにサンプル期間からホールド期間へ切
り換わる過程で、ホールドコンデンサＣ１にチヤ
ージしている電荷に変動が生じ、その結果、出力
端子２に現われるホールド電位はΔVだけ変化す
る事になる。このホールド電位の変化量ΔVは、
第６図の等価回路において、サンプリングパルス
１２に従つて切り換わるスイツチＳ２によつてコ
ンデンサＣ４の一端（ホールドコンデンサＣ１に
接続されてない方）が、サンプル期間は電位E2
に、ホールド期間は電位E3になる事より、 ΔV＝C4（E3−E2）／C1＋C4＝ΔQ／C1＋C4 −(5) ここで Ｃ１：ホールドコンデンサの容量。 Ｃ４：前記式(4)で表わした容量。 E2：サンプル期間のトランジスタＱ３，Ｑ４
のベース電位。 E3：ホールド期間のトランジスタＱ３，Ｑ４
のベース電位。 ΔQ：ホールドコンデンサＣ１にチヤージされ
ている電荷の変化量。 で表わされる。今、E2＞E3であるため、上記ホ
ールド電位の変化量ΔVは負の値となる。したが
つて、実際に出力端子２に現われるホールド電位
は、第５図の１４に対して、同図１５に示す波形
となつてしまい、正確な電位のホールドが困難と
なつている。 又特に、高い周波数の信号のサンプル・ホール
ドの場合や、ホールドコンデンサＣ１をIC内部
に設ける場合は、ホールドコンデンサＣ１の容量
を小さくせざるを得ないため、式(5)の分母が小さ
くなる事から明らかな様に、｜ΔV｜は増々大き
くなつてしまう。 〔発明の目的〕 本発明の目的は、上記の問題点を解決し、ホー
ルドコンデンサの値が小さい場合にでも正確なサ
ンプルホールドが可能であるIC化に好適なサン
プル・ホールド回路を提供することにある。 〔発明の概要〕 本発明は、サンプル・ホールド回路においてサ
ンプル期間からホールド期間に切り換わる過程に
おけるホールドコデンサにチヤージされている電
荷の変動を抑えるために、新たにコンデンサとス
イツチを設ける事により、ホールド電位を正確な
値に保つものである。 〔発明の実施例〕 以下本発明のサンプル・ホールド回路の原理を
第７図により説明する。 第７図は、前述の第６図（Ｓ＆Ｈ回路のサンプ
ル期間からホールド期間に切り換わる過程におけ
る等価回路図。）に本発明を適用した場合の等価
回路図である。ホールドコンデンサＣ１、コンデ
ンサＣ４及びスイツチＳ２等は、第６図と同様の
構成であり、コンデンサＣ５、スイツチＳ３及び
電圧源E4、E5が新たに設けた回路である。 第７図において、スイツチＳ２は、サンプリン
グパルス発生回路７によつて作られたサンプリン
グパルス１２に従つて、サンプル期間は電位E2
側に、ホールド期間は電位E3側に閉じられる。
一方スイツチＳ３も同様にして、サンプル期間は
電位E4側に、ホールド期間は電位E5側に閉じら
れる。これによつて、ホールドコンデンサＣ１に
チヤージされている電荷の変動量ΔQは、 ΔQ＝C4(E3-E2)＋C5(E5-E4) −(6) ここで Ｃ５：コンデンサの容量 で表わされる。したがつて出力端子２に現われる
ホールド電位の変化量ΔVは、 ΔV＝ΔQ／C1＋C4＋C5 −(7) となる。今、ΔV＝０即ち C4（E3−E2）＝C5（E4−E5） −(8) となる様に、コンデンサＣ５及び電位E4、E5を
選定すれば、上式(6)及び(7)よりΔV＝０となり正
確な電位を保つ事ができる。 本発明は以上に説明した手段によつてホールド
電位の変動をなくするものである。 尚、コンデンサＣ５は、実際のコンデンサでな
く、前記のコンデンサＣ４と同様にトランジスタ
の接合容量等でも良い事は明らかである。 第８図は本発明を適用したＳ＆Ｈ回路の一実施
例である。第８図において、抵抗Ｒ２とトランジ
スタＱ９、及び破線で囲まれた部分を除いた回路
は、前述の第２図と同様の回路でありここでの詳
細な説明は省略する。尚、トランジスタＱ１４，
Ｑ１５，Ｑ１６及び抵抗R3、R4、R5は、端子６
に与えられているバイアス電位１５により定電流
源を構成している。 第８図においてサンプル期間は、トランジスタ
Ｑ５及びＱ８がオン状態であり、トランジスタＱ
６及びＱ７はオフ状態である。そのため、トラン
ジスタＱ１とＱ２のベース電位はほぼ等しくなつ
ており、トランジスタＱ３及びＱ４のベース電位
は、トランジスタＱ２のベース電位E1にVBE（ト
ランジスタのベース・エミツタ間電圧）を加算し
た電位E2になつている。又、トランジスタＱ１
のコレクタ電位（トランジスタＱ９のエミツタ電
位）は、トランジスタＱ５がオン状態であること
により、トランジスタＱ１のコレクタ電流と抵抗
R2による電圧降下分だけ電源電圧＋VCCより降下
した電位E4となつている。この状態における第
８図のＳ＆Ｈ部分は、第７図に示した等価回路と
等しくなつている。ただし、コンデンサＣ４は式
(4)に示しているトランジスタＱ２，Ｑ３，Ｑ４の
接合容量による合成容量であり、コンデンサＣ５
はトランジスタＱ９のベース・エミツタ間接合容
量である。 一方、ホールド期間は、トランジスタＱ６，Ｑ
７がオン状態になり、トランジスタＱ５，Ｑ８が
オフ状態になつているため、トランジスタＱ１か
らＱ４はしや断状態となつている。このため、ト
ランジスタＱ１のコレクタ電位は電源電圧＋VCC
（＝E5）であり、トランジスタＱ３及びＱ４のベ
ース電位は、トランジスタＱ６，Ｑ７のコレクタ
電流と抵抗R1による電圧降下分だけ電源電圧＋
VCCより降下した電位E3となつている。この状態
における等価回路は、第７図において、スイツチ
Ｓ２がスイツチ端子Ｄ側に、スイツチＳ３がスイ
ツチ端子Ｆ側に閉じている場合である。 以上のサンプル期間からホールド期間に切り換
わる過程でコンデンサＣ４と、トランジスタＱ３
及びＱ４のベース電位の変化（E3−E2）による
ホールドコンデンサＣ１の電荷の変化量ΔQaは、 ΔQa＝C4（E3−E2） −(9) であり、又、コンデンサＣ５と、トランジスタ
Ｑ９のエミツタ電位の変化（E5−E4）によるホ
ールドコンデンサＣ１の電荷の変化量ΔQbは、 ΔQb＝C5（E5−E4） −(10) である。本実施例のＳ＆Ｈ回路では、上記ホー
ルドコンデンサＣ１の電荷の変化量がΔQa＝−
ΔQbとなる様に、抵抗R2を選定する事により電
位E4を決定している。この抵抗R2と、電位E4
は、式(8)より、 E4＝C4／C5（E3−E2）＋E5 −（11） R2＝E5−E4／IQ1 −（12） ここで、IQ1：サンプル期間に流れるトランジ
スタＱ１のコレクタ電流。 である。これによつて、本Ｓ＆Ｈ回路は、正確な
サンプル・ホールドが可能となつている。 尚、破線部１００で囲まれた回路は、前記Ｓ＆
Ｈ部分でホールドされた信号を、エミツタホロワ
で出力するものであり、トランジスタＱ１０，Ｑ
１１，Ｑ１２は、トランジスタＱ１３のベース電
流によるホールドコンデンサＣ１にチヤージされ
ている電荷の流れ出しを防ぐベース電流補償回路
である。以下第９図を用いて、上記ベース電流補
償の動作原理を説明する。 一般にトランジスタに流れるコレクタ電流IC、
ベース電流IB、エミツタ電流IEの関係は、 IC＝αIE＝Ie−IB −（13） IC＝α／１−αIB −（14） ここで、α：ベース接地トランジスタの電流伝
送比。 で表わされる。 第９図において、トランジスタＱ１２に流れ込
むベース電流IB0は、エミツタ電流I3によつて決
定され、このベース電流IB0はトランジスタＱ１
０のベース電流IB0によつて供給されている。又、
トランジスタＱ１０のコレクタ電流は上記ベース
電流IB0によつて決定されており、これらの電流
の関係は、式（13）及び式（14）より、 I3＝１／１−αNIBO −（15） I4＝αp／１−αpIBO −（16） ここで、αN：ベース接地NPNトランジスタの
電流伝送比 αp：ベース接地PNPトランジスタの電流伝送
比 である。又、トランジスタＱ１２のエミツタ電流
I3はトランジスタＱ１３のコレクタ電流I3であ
り、トランジスタＱ１０のコレクタ電流I4はトラ
ンジスタQ11のエミツタ電流I4であるため、トラ
ンジスタＱ１３のベース電流IB1と、トランジス
タＱ１１のベース電流IB2は、式（13）から式
（16）により、 IB1＝１／αNIB0 −(17) IB2＝αpIB0 −(18) と表わされる。したがつて、トランジスタＱ１３
のベース電流IB1と、トランジスタＱ１１のベー
ス電流IB2との関係は、式（17）と式（18）より、 IB1／IB2＝１／αN・αp−（19） となる。一般に、αN≒１，αp≒１であるため、
式（19）より、IB1≒IB2とみなすことができる。 このことにより、第８図におけるトランジスタ
Ｑ１３のベース電流は、トランジスタＱ１１のベ
ース電流によつて供給され、ホールドコンデンサ
Ｃ１にチヤージされている電荷の流れ出しを防止
することができる。 次に本発明を適用したもう一つの実施例につい
て、第１０図を用いて説明する。 第１０図において、スイツチング動作を行なう
トランジスタＱ２６，Ｑ２７と、接合容量を用い
てコンデンサとして使用しているトランジスタＱ
９、及びトランジスタ３２と抵抗１３にて構成し
ている定電流源は、サンプル期間からホールド期
間へ切り換わる過程のホールドコンデンサＣ１に
チヤージされている電荷の変動を抑えるための回
路であり、波線１００で囲まれた部分は、前述の
第８図と同様にホールド信号を出力させるベース
電流補償形のエミツタホロワである。端子１に
は、入力信号（被サンプル・ホールド信号）１０
が入力され、端子４はサンプリングパルス１２
が、端子５には上記サンプリングパルス１２に対
する基準DC電圧が、そして、端子６には定電流
源を構成するトランジスタＱ１６，Ｑ３２，Ｑ３
３のベース電位を与えるバイアス電圧が入力され
ている。以下、詳しい動作説明を行なう。 まず、サンプル期間（サンプリングパルス１２
がハイレベルの期間）では、トランジスタＱ２
４，Ｇ２７がオン状態となり、トランジスタＱ２
５，Ｑ２６がオフ状態になる。このため差動対ト
ランジスタＱ２１とＱ２２、抵抗R11、及びトラ
ンジスタＱ２４を介したトランジスタＱ３３と抵
抗R14より成る定電流源は差動増幅器を構成して
いる。そして、トランジスタＱ２２のベースとコ
レクタが接続されている事より、上記差動増幅器
は負の全帰還形増幅器となつている。このため、
入力端子１より入力される信号１０は、そのまま
トランジスタＱ２２のベースライン（端子２）へ
伝達される事になる。又、この状態においては、
トランジスタＱ２５のコレクタ電流が流れていな
いため、トランジスタＱ２３のベースは、電流電
圧＋VCCにほぼ等しい電位E2となつており、トラ
ンジスタＱ２３はダイオードとみることができ
る。 一方、トランジスタＱ２７のコレクタ電位は、
トランジスタＱ２７がオン状態であるため、トラ
ンジスタＱ２７のコレクタ電流と抵抗R2による
電圧降下分だけ電源電圧＋VCCより降下した電位
E4になつている。 この状態における第１０図に示したＳ＆Ｈ部分
の等価回路は第７図に示した等価回路となる。た
だし、この場合、第７図のコンデンサＣ４はトラ
ンジスタＱ２３のベース・エミツタ間接合容量で
あり、コンデンサＣ５はトランジスタＱ９のベー
ス・エミツタ間接合容量である。 次に、ホールド期間（サンプリングパルス１２
がロウレベルの期間）では、トランジスタＱ２
５，Ｑ２６がオン状態に、トランジスタＱ２４，
Ｑ２７がオフ状態になり、トランジスタＱ２１，
Ｑ２２はしや断状態となる。又、トランジスタＱ
２３のベース電位はトランジスタＱ２５がオン状
態であるため、このトランジスタＱ２５のコレク
タ電流と抵抗Ｒ１２による電圧降下分だけ電源電
圧＋VCCより降下した電位E3となる。ただし、こ
の時の電位E3は、トランジスタＱ２３をしや断
状態にする事によつて、電源ラインからホールド
コンデンサＣ１へ電荷が流れ込むのを防ぐため
に、トランジスタＱ２３のエミツタ電位よりも低
くなる様に設定している。 一方、トランジスタＱ２７は、オフ状態である
ためコレクタ電流は流れず、コレクタ電位（トラ
ンジスタＱ９のエミツタ電位）は電源電圧＋VCC
（＝E5）となる。 この状態における等価回路は、第７図において
スイツチＳ２をスイツチ端子Ｄに、スイツチＳ３
をスイツチ端子Ｆに閉じた場合に等しくなる。 以上より、第１０図に示したＳ＆Ｈ回路のサン
プル期間からホールド期間に切り換わる過程にお
けるホールドコンデンサＣ１にチヤージされてい
る電荷の変動量ΔQCは、式(6)により、 ΔQC＝C4（E3−E2）＋C5（E5−E4）−（20） となる。第１０図に示した実施例では、上式
（20）でΔQC＝０とするために、C5＝２×C4に
し、（E3−E2）＝２×（E5−E4）となる様に抵抗
R2及びトランジスタＱ３２と抵抗R13よる成る
電流源の電流値を選定している。 以上説明した様に、ホールドコンデンサＣ１に
チヤージされている電荷の変動分ΔQを零にする
ことによりホールド電位の変動分ΔVを抑え正確
な電位をホールドする事が可能となつている。 尚、前述してきた二つのＳ＆Ｈ回路では、ホー
ルドコンデンサＣ１における電荷の変化量ΔQを
零に抑える手段として、第８図のＳ＆Ｈ回路では
抵抗R2の値を選択する事によつて、又第１０図
のＳ＆Ｈ回路では、抵抗R2及びトランジスタＱ
９のベース・エミツタ間接合容量を選択する事に
よつて行なつてきた。このように、トランジスタ
Ｑ９を常にしや断状態に保つ条件のもとに、上記
電荷の変化量ΔQを零にする手段は、式(8)の条件
を満足するならば任意に選ぶことができる。 又、特にIC化に際しては、コンデンサＣ５を
トランジスタのベース・エミツタ間接合容量と
し、コンデンサＣ４との比をとることによつて、
コンデンサＣ４，Ｃ５の絶対値バラツキに対して
も前記の電荷の変化量ΔQを零に抑えることを容
易に行なうことができる。 〔発明の効果〕 以上説明したように本発明を用いれば、ホール
ドコンデンサの容量に関係なく、正確に信号のサ
ンプル・ホールドが可能となり、特に、高い周波
数の信号のサンプル・ホールドや、IC内部にホ
ールドコンデンサを設けた場合のサンプル・ホー
ルド回路等で、ホールド用コンデンサとして小さ
い容量を用いる時にその効果は大である。
に、ホールド用コンデンサの容量が小さく、且つ
IC化に好適なサンプル・ホールド回路に関する。 〔発明の背景〕 一般にサンプル・ホールド回路（以下Ｓ＆Ｈ回
路と記す。）は、第１図に示すような構成となつ
ている。第１図において、入力端子１より入力さ
れた信号１０は、サンプリングパルス発生回路７
によつて作られたサンプリングパルス１２に従つ
て、オン、オフするスイツチＳ１を介して出力端
子２に伝達される。スイツチＳ１がオンの期間
（サンプル期間）では、入力端子１の電位がその
まま出力端子２に伝達され、一方、スイツチＳ１
がオフの期間（ホールド期間）では、スイツチＳ
１がオフする直前の電位に相当する電荷が、ホー
ルドコンデンサＣ１にチヤージされ、出力端子２
はスイツチＳ１がオフする直前の電位に保たれ
る。今、一例として、入力信号１０が第５図に示
した正弦波１０であり、サンプリングパルス１２
が同図に示したパルス１２である場合には、出力
端子２に伝達される信号は、上記のパルス１２の
立ち下がり部分で上記の入力正弦波１０をホール
ドしたホールド信号１４（第５図に波形を示す。）
のようになる。 ここで具体的な特にIC化に適したＳ＆Ｈ回路
の場合について第２図及び第５図を用いてその動
作原理を説明する。第２図は、具体的なＳ＆Ｈ回
路の一例を示した回路図である。 第２図において、入力端子１には入力信号１０
（被サンプルホールド信号で、第５図に示した正
弦波１０）が、端子４及び５には、スイツチング
トランジスタＱ５，Ｑ８及びＱ６，Ｑ７をそれぞ
れオン、オフするサンプリングパルス１２とこれ
に対するDC電圧１３が入力されている。今、サ
ンプリングパルス１２がハイレベルの時（以下サ
ンプル期間と言う。）は、トランジスタＱ５，Ｑ
８がオン状態に、トランジスタＱ６，Ｑ７がオフ
状態になる。この状態では、第２図に示した回路
は、差動対トランジスタＱ１，Ｑ２と負荷抵抗
R1、及び定電流源I1の差動増幅器と、トランジ
スタＱ４，Ｑ８によるエミツタホロワの負帰還回
路とで構成される負の全帰還形増幅器となる。 負帰還形増幅器は、一般に第４図に示した構成
であり、その入出力特性は、 υ0＝Ａ（υi−βυ0） −(1) ここで υi：入力信号１００ υ0：出力信号１０１ Ａ：差動増幅器の利得 β：帰還回路１０３の帰還率 である。上記(1)式を変形すると、 υ0＝Ａ／１＋βAυi −(2) となり、今、β＝１、Ａ≫１であれば、 υ0≒υi −(3) となる。 したがつて、第２図においてサンプル期間で
は、入力信号がそのまま出力信号となる。尚、こ
の第２図の回路における負荷抵抗R1の値は、差
動対トランジスタＱ１及びＱ２のコレクタ電流が
等しい場合に、入力端子１と出力端子２のDC電
位が等しくなるように、定電流電源I1の電流値と
の兼ね合いで決定されている。この状態における
トランジスタＱ３及びＱ４のベースの電位は、出
力端子２の電位E1にトランジスタのベース・エ
ミツタ間電圧を加算した電位E2になつている。 次に、第２図において、サンプリングパルス１
２がロウレベルの時（以下ホールド期間と言う。）
について説明する。この場合は、トランジスタＱ
６，Ｑ７がオン状態に、トランジスタＱ５，Ｑ８
がオフ状態になる。このため、トランジスタQ3
及びＱ４のベース電位は、抵抗R1と定電流源I1
及びI2とによる電圧降下によつて、トランジスタ
Ｑ２のベース電位（出力端子２の電位）E1に比
べて充分低い電位E3となる。これにより、トラ
ンジスタＱ３，Ｑ４は、しや断状態となりホール
ドコンデンサＣ１への電源ラインからの電荷の流
れ込みを防いでいる。又、トランジスタＱ５のコ
レクタ電流は流れていないため、トランジスタＱ
１，Ｑ２もしや断状態となつており、ホールドコ
ンデンサＣ１にチヤージされている電荷の流れ出
しを防いでいる。したがつて、ホールド期間にお
いては出力端子２の電位E1は、第１図で説明し
たようにサンプリングパルス１２が、ロウレベル
になる直前の電位にホールドされる事になる。 以上が、第２図に示したＳ＆Ｈ回路の動作原理
である。しかしながら、上記Ｓ＆Ｈ回路では、実
際の動作においては以下に説明するような問題点
がある。以下、その問題点について説明する。 一般にトランジスタには第３図に示す様に、ベ
ース・コレクタ間及びベース・エミツタ間に接合
容量Ｃ２及びＣ３が存在している。そして、前述
してきた第２図のＳ＆Ｈ回路では、サンプル期間
からホールド期間に切り換わる過程で、トランジ
スタＱ３及びＱ４のベース電位をE2からE3に降
下する必要があつた。これらのために、第２図に
示したＳ＆Ｈ回路におけるトランジスタＱ２のベ
ースラインは等価的に、第６図に示す等価回路と
みなす事ができる。第６図において、コンデンサ
Ｃ４は、トランジスタＱ２のベース・コレクタ間
容量とトランジスタＱ３のベース・エミツタ間容
量とを直列に接続した時の容量と、トランジスタ
Ｑ４のベース・エミツタ間容量とを並列に接続し
た時の容量である。 即ち、 C4＝１／１／C2＋１／C3＋C3 ＝C2C3／C2＋C3＋C3 −(4) ここで C2：トランジスタのベース・コレク
タ間の容量 C3：トランジスタのベース・エミツタ間の容
量 である。電位E1は、ホールド期間直前のトラン
ジスタＱ２のベース電位であり、電位E2はサン
プル期間のトランジスタＱ３及びＱ４のベース電
位、そして、電位E3はホールド期間のトランジ
スタＱ３及びＱ４のベース電位である。尚、スイ
ツチＳ２の端子Ａは、第２図のＳ＆Ｈ回路におけ
るトランジスタＱ３及びＱ４のベースラインに相
当している。 したがつて、上記Ｓ＆Ｈ回路では、コンデンサ
Ｃ４のためにサンプル期間からホールド期間へ切
り換わる過程で、ホールドコンデンサＣ１にチヤ
ージしている電荷に変動が生じ、その結果、出力
端子２に現われるホールド電位はΔVだけ変化す
る事になる。このホールド電位の変化量ΔVは、
第６図の等価回路において、サンプリングパルス
１２に従つて切り換わるスイツチＳ２によつてコ
ンデンサＣ４の一端（ホールドコンデンサＣ１に
接続されてない方）が、サンプル期間は電位E2
に、ホールド期間は電位E3になる事より、 ΔV＝C4（E3−E2）／C1＋C4＝ΔQ／C1＋C4 −(5) ここで Ｃ１：ホールドコンデンサの容量。 Ｃ４：前記式(4)で表わした容量。 E2：サンプル期間のトランジスタＱ３，Ｑ４
のベース電位。 E3：ホールド期間のトランジスタＱ３，Ｑ４
のベース電位。 ΔQ：ホールドコンデンサＣ１にチヤージされ
ている電荷の変化量。 で表わされる。今、E2＞E3であるため、上記ホ
ールド電位の変化量ΔVは負の値となる。したが
つて、実際に出力端子２に現われるホールド電位
は、第５図の１４に対して、同図１５に示す波形
となつてしまい、正確な電位のホールドが困難と
なつている。 又特に、高い周波数の信号のサンプル・ホール
ドの場合や、ホールドコンデンサＣ１をIC内部
に設ける場合は、ホールドコンデンサＣ１の容量
を小さくせざるを得ないため、式(5)の分母が小さ
くなる事から明らかな様に、｜ΔV｜は増々大き
くなつてしまう。 〔発明の目的〕 本発明の目的は、上記の問題点を解決し、ホー
ルドコンデンサの値が小さい場合にでも正確なサ
ンプルホールドが可能であるIC化に好適なサン
プル・ホールド回路を提供することにある。 〔発明の概要〕 本発明は、サンプル・ホールド回路においてサ
ンプル期間からホールド期間に切り換わる過程に
おけるホールドコデンサにチヤージされている電
荷の変動を抑えるために、新たにコンデンサとス
イツチを設ける事により、ホールド電位を正確な
値に保つものである。 〔発明の実施例〕 以下本発明のサンプル・ホールド回路の原理を
第７図により説明する。 第７図は、前述の第６図（Ｓ＆Ｈ回路のサンプ
ル期間からホールド期間に切り換わる過程におけ
る等価回路図。）に本発明を適用した場合の等価
回路図である。ホールドコンデンサＣ１、コンデ
ンサＣ４及びスイツチＳ２等は、第６図と同様の
構成であり、コンデンサＣ５、スイツチＳ３及び
電圧源E4、E5が新たに設けた回路である。 第７図において、スイツチＳ２は、サンプリン
グパルス発生回路７によつて作られたサンプリン
グパルス１２に従つて、サンプル期間は電位E2
側に、ホールド期間は電位E3側に閉じられる。
一方スイツチＳ３も同様にして、サンプル期間は
電位E4側に、ホールド期間は電位E5側に閉じら
れる。これによつて、ホールドコンデンサＣ１に
チヤージされている電荷の変動量ΔQは、 ΔQ＝C4(E3-E2)＋C5(E5-E4) −(6) ここで Ｃ５：コンデンサの容量 で表わされる。したがつて出力端子２に現われる
ホールド電位の変化量ΔVは、 ΔV＝ΔQ／C1＋C4＋C5 −(7) となる。今、ΔV＝０即ち C4（E3−E2）＝C5（E4−E5） −(8) となる様に、コンデンサＣ５及び電位E4、E5を
選定すれば、上式(6)及び(7)よりΔV＝０となり正
確な電位を保つ事ができる。 本発明は以上に説明した手段によつてホールド
電位の変動をなくするものである。 尚、コンデンサＣ５は、実際のコンデンサでな
く、前記のコンデンサＣ４と同様にトランジスタ
の接合容量等でも良い事は明らかである。 第８図は本発明を適用したＳ＆Ｈ回路の一実施
例である。第８図において、抵抗Ｒ２とトランジ
スタＱ９、及び破線で囲まれた部分を除いた回路
は、前述の第２図と同様の回路でありここでの詳
細な説明は省略する。尚、トランジスタＱ１４，
Ｑ１５，Ｑ１６及び抵抗R3、R4、R5は、端子６
に与えられているバイアス電位１５により定電流
源を構成している。 第８図においてサンプル期間は、トランジスタ
Ｑ５及びＱ８がオン状態であり、トランジスタＱ
６及びＱ７はオフ状態である。そのため、トラン
ジスタＱ１とＱ２のベース電位はほぼ等しくなつ
ており、トランジスタＱ３及びＱ４のベース電位
は、トランジスタＱ２のベース電位E1にVBE（ト
ランジスタのベース・エミツタ間電圧）を加算し
た電位E2になつている。又、トランジスタＱ１
のコレクタ電位（トランジスタＱ９のエミツタ電
位）は、トランジスタＱ５がオン状態であること
により、トランジスタＱ１のコレクタ電流と抵抗
R2による電圧降下分だけ電源電圧＋VCCより降下
した電位E4となつている。この状態における第
８図のＳ＆Ｈ部分は、第７図に示した等価回路と
等しくなつている。ただし、コンデンサＣ４は式
(4)に示しているトランジスタＱ２，Ｑ３，Ｑ４の
接合容量による合成容量であり、コンデンサＣ５
はトランジスタＱ９のベース・エミツタ間接合容
量である。 一方、ホールド期間は、トランジスタＱ６，Ｑ
７がオン状態になり、トランジスタＱ５，Ｑ８が
オフ状態になつているため、トランジスタＱ１か
らＱ４はしや断状態となつている。このため、ト
ランジスタＱ１のコレクタ電位は電源電圧＋VCC
（＝E5）であり、トランジスタＱ３及びＱ４のベ
ース電位は、トランジスタＱ６，Ｑ７のコレクタ
電流と抵抗R1による電圧降下分だけ電源電圧＋
VCCより降下した電位E3となつている。この状態
における等価回路は、第７図において、スイツチ
Ｓ２がスイツチ端子Ｄ側に、スイツチＳ３がスイ
ツチ端子Ｆ側に閉じている場合である。 以上のサンプル期間からホールド期間に切り換
わる過程でコンデンサＣ４と、トランジスタＱ３
及びＱ４のベース電位の変化（E3−E2）による
ホールドコンデンサＣ１の電荷の変化量ΔQaは、 ΔQa＝C4（E3−E2） −(9) であり、又、コンデンサＣ５と、トランジスタ
Ｑ９のエミツタ電位の変化（E5−E4）によるホ
ールドコンデンサＣ１の電荷の変化量ΔQbは、 ΔQb＝C5（E5−E4） −(10) である。本実施例のＳ＆Ｈ回路では、上記ホー
ルドコンデンサＣ１の電荷の変化量がΔQa＝−
ΔQbとなる様に、抵抗R2を選定する事により電
位E4を決定している。この抵抗R2と、電位E4
は、式(8)より、 E4＝C4／C5（E3−E2）＋E5 −（11） R2＝E5−E4／IQ1 −（12） ここで、IQ1：サンプル期間に流れるトランジ
スタＱ１のコレクタ電流。 である。これによつて、本Ｓ＆Ｈ回路は、正確な
サンプル・ホールドが可能となつている。 尚、破線部１００で囲まれた回路は、前記Ｓ＆
Ｈ部分でホールドされた信号を、エミツタホロワ
で出力するものであり、トランジスタＱ１０，Ｑ
１１，Ｑ１２は、トランジスタＱ１３のベース電
流によるホールドコンデンサＣ１にチヤージされ
ている電荷の流れ出しを防ぐベース電流補償回路
である。以下第９図を用いて、上記ベース電流補
償の動作原理を説明する。 一般にトランジスタに流れるコレクタ電流IC、
ベース電流IB、エミツタ電流IEの関係は、 IC＝αIE＝Ie−IB −（13） IC＝α／１−αIB −（14） ここで、α：ベース接地トランジスタの電流伝
送比。 で表わされる。 第９図において、トランジスタＱ１２に流れ込
むベース電流IB0は、エミツタ電流I3によつて決
定され、このベース電流IB0はトランジスタＱ１
０のベース電流IB0によつて供給されている。又、
トランジスタＱ１０のコレクタ電流は上記ベース
電流IB0によつて決定されており、これらの電流
の関係は、式（13）及び式（14）より、 I3＝１／１−αNIBO −（15） I4＝αp／１−αpIBO −（16） ここで、αN：ベース接地NPNトランジスタの
電流伝送比 αp：ベース接地PNPトランジスタの電流伝送
比 である。又、トランジスタＱ１２のエミツタ電流
I3はトランジスタＱ１３のコレクタ電流I3であ
り、トランジスタＱ１０のコレクタ電流I4はトラ
ンジスタQ11のエミツタ電流I4であるため、トラ
ンジスタＱ１３のベース電流IB1と、トランジス
タＱ１１のベース電流IB2は、式（13）から式
（16）により、 IB1＝１／αNIB0 −(17) IB2＝αpIB0 −(18) と表わされる。したがつて、トランジスタＱ１３
のベース電流IB1と、トランジスタＱ１１のベー
ス電流IB2との関係は、式（17）と式（18）より、 IB1／IB2＝１／αN・αp−（19） となる。一般に、αN≒１，αp≒１であるため、
式（19）より、IB1≒IB2とみなすことができる。 このことにより、第８図におけるトランジスタ
Ｑ１３のベース電流は、トランジスタＱ１１のベ
ース電流によつて供給され、ホールドコンデンサ
Ｃ１にチヤージされている電荷の流れ出しを防止
することができる。 次に本発明を適用したもう一つの実施例につい
て、第１０図を用いて説明する。 第１０図において、スイツチング動作を行なう
トランジスタＱ２６，Ｑ２７と、接合容量を用い
てコンデンサとして使用しているトランジスタＱ
９、及びトランジスタ３２と抵抗１３にて構成し
ている定電流源は、サンプル期間からホールド期
間へ切り換わる過程のホールドコンデンサＣ１に
チヤージされている電荷の変動を抑えるための回
路であり、波線１００で囲まれた部分は、前述の
第８図と同様にホールド信号を出力させるベース
電流補償形のエミツタホロワである。端子１に
は、入力信号（被サンプル・ホールド信号）１０
が入力され、端子４はサンプリングパルス１２
が、端子５には上記サンプリングパルス１２に対
する基準DC電圧が、そして、端子６には定電流
源を構成するトランジスタＱ１６，Ｑ３２，Ｑ３
３のベース電位を与えるバイアス電圧が入力され
ている。以下、詳しい動作説明を行なう。 まず、サンプル期間（サンプリングパルス１２
がハイレベルの期間）では、トランジスタＱ２
４，Ｇ２７がオン状態となり、トランジスタＱ２
５，Ｑ２６がオフ状態になる。このため差動対ト
ランジスタＱ２１とＱ２２、抵抗R11、及びトラ
ンジスタＱ２４を介したトランジスタＱ３３と抵
抗R14より成る定電流源は差動増幅器を構成して
いる。そして、トランジスタＱ２２のベースとコ
レクタが接続されている事より、上記差動増幅器
は負の全帰還形増幅器となつている。このため、
入力端子１より入力される信号１０は、そのまま
トランジスタＱ２２のベースライン（端子２）へ
伝達される事になる。又、この状態においては、
トランジスタＱ２５のコレクタ電流が流れていな
いため、トランジスタＱ２３のベースは、電流電
圧＋VCCにほぼ等しい電位E2となつており、トラ
ンジスタＱ２３はダイオードとみることができ
る。 一方、トランジスタＱ２７のコレクタ電位は、
トランジスタＱ２７がオン状態であるため、トラ
ンジスタＱ２７のコレクタ電流と抵抗R2による
電圧降下分だけ電源電圧＋VCCより降下した電位
E4になつている。 この状態における第１０図に示したＳ＆Ｈ部分
の等価回路は第７図に示した等価回路となる。た
だし、この場合、第７図のコンデンサＣ４はトラ
ンジスタＱ２３のベース・エミツタ間接合容量で
あり、コンデンサＣ５はトランジスタＱ９のベー
ス・エミツタ間接合容量である。 次に、ホールド期間（サンプリングパルス１２
がロウレベルの期間）では、トランジスタＱ２
５，Ｑ２６がオン状態に、トランジスタＱ２４，
Ｑ２７がオフ状態になり、トランジスタＱ２１，
Ｑ２２はしや断状態となる。又、トランジスタＱ
２３のベース電位はトランジスタＱ２５がオン状
態であるため、このトランジスタＱ２５のコレク
タ電流と抵抗Ｒ１２による電圧降下分だけ電源電
圧＋VCCより降下した電位E3となる。ただし、こ
の時の電位E3は、トランジスタＱ２３をしや断
状態にする事によつて、電源ラインからホールド
コンデンサＣ１へ電荷が流れ込むのを防ぐため
に、トランジスタＱ２３のエミツタ電位よりも低
くなる様に設定している。 一方、トランジスタＱ２７は、オフ状態である
ためコレクタ電流は流れず、コレクタ電位（トラ
ンジスタＱ９のエミツタ電位）は電源電圧＋VCC
（＝E5）となる。 この状態における等価回路は、第７図において
スイツチＳ２をスイツチ端子Ｄに、スイツチＳ３
をスイツチ端子Ｆに閉じた場合に等しくなる。 以上より、第１０図に示したＳ＆Ｈ回路のサン
プル期間からホールド期間に切り換わる過程にお
けるホールドコンデンサＣ１にチヤージされてい
る電荷の変動量ΔQCは、式(6)により、 ΔQC＝C4（E3−E2）＋C5（E5−E4）−（20） となる。第１０図に示した実施例では、上式
（20）でΔQC＝０とするために、C5＝２×C4に
し、（E3−E2）＝２×（E5−E4）となる様に抵抗
R2及びトランジスタＱ３２と抵抗R13よる成る
電流源の電流値を選定している。 以上説明した様に、ホールドコンデンサＣ１に
チヤージされている電荷の変動分ΔQを零にする
ことによりホールド電位の変動分ΔVを抑え正確
な電位をホールドする事が可能となつている。 尚、前述してきた二つのＳ＆Ｈ回路では、ホー
ルドコンデンサＣ１における電荷の変化量ΔQを
零に抑える手段として、第８図のＳ＆Ｈ回路では
抵抗R2の値を選択する事によつて、又第１０図
のＳ＆Ｈ回路では、抵抗R2及びトランジスタＱ
９のベース・エミツタ間接合容量を選択する事に
よつて行なつてきた。このように、トランジスタ
Ｑ９を常にしや断状態に保つ条件のもとに、上記
電荷の変化量ΔQを零にする手段は、式(8)の条件
を満足するならば任意に選ぶことができる。 又、特にIC化に際しては、コンデンサＣ５を
トランジスタのベース・エミツタ間接合容量と
し、コンデンサＣ４との比をとることによつて、
コンデンサＣ４，Ｃ５の絶対値バラツキに対して
も前記の電荷の変化量ΔQを零に抑えることを容
易に行なうことができる。 〔発明の効果〕 以上説明したように本発明を用いれば、ホール
ドコンデンサの容量に関係なく、正確に信号のサ
ンプル・ホールドが可能となり、特に、高い周波
数の信号のサンプル・ホールドや、IC内部にホ
ールドコンデンサを設けた場合のサンプル・ホー
ルド回路等で、ホールド用コンデンサとして小さ
い容量を用いる時にその効果は大である。
第１図はＳ＆Ｈ回路の原理図、第２図はＳ＆Ｈ
回路の一例を具体的に示した回路図、第３図はト
ランジスタの接合容量を説明するための回路図、
第４図は負帰還形増幅器の等価回路図、第５図は
Ｓ＆Ｈ回路図を説明する上での各端子の近似的信
号波形の具体的な一例を示した波形図、第６図は
第２図に示したＳ＆Ｈ回路の等価回路図、第７図
は本発明のＳ＆Ｈ回路の等価回路図、第８図は本
発明のＳ＆Ｈ回路の一例を示す回路図、第９図は
ベース電流補償形のエミツタホロワの出力回路を
説明するための回路図、第１０図は本発明のＳ＆
Ｈ回路の一例を示す回路図である。 符号の説明、Ｃ１……ホールド用コンデンサ、Ｓ
１……サンプル用スイツチ、Ｑ９……補償用トラ
ンジスタ。
回路の一例を具体的に示した回路図、第３図はト
ランジスタの接合容量を説明するための回路図、
第４図は負帰還形増幅器の等価回路図、第５図は
Ｓ＆Ｈ回路図を説明する上での各端子の近似的信
号波形の具体的な一例を示した波形図、第６図は
第２図に示したＳ＆Ｈ回路の等価回路図、第７図
は本発明のＳ＆Ｈ回路の等価回路図、第８図は本
発明のＳ＆Ｈ回路の一例を示す回路図、第９図は
ベース電流補償形のエミツタホロワの出力回路を
説明するための回路図、第１０図は本発明のＳ＆
Ｈ回路の一例を示す回路図である。 符号の説明、Ｃ１……ホールド用コンデンサ、Ｓ
１……サンプル用スイツチ、Ｑ９……補償用トラ
ンジスタ。
Claims (1)
- 【特許請求の範囲】 １ 入力端子と、 入力端子にベースが接続された第１のトランジ
スタと、 出力端子と、 出力端子にベースが接続された第２のトランジ
スタと、 サンプル期間において第１および第２のトラン
ジスタのエミツタに対して電流を供給し、ホール
ド期間においてその電流供給を停止する定電流源
と、 出力端子に接続されたホールド用コンデンサ
と、 サンプル期間において第２のトランジスタのコ
レクタに発生する信号をそのベースに負帰還し、
ホールド期間においてその負帰還動作を停止する
負帰還トランジスタと、 出力端子に接続され、コンデンサとして動作す
る半導体素子とからなり、 この半導体素子の容量およびその印加電圧は、
第２のトランジスタおよび負帰還トランジスタに
よつて形成される容量によつて期間切換時にホー
ルド用コンデンサの電荷が変動するのを打消すよ
うに定められる、 ことを特徴とするサンプル・ホールド回路。 ２ 入力端子と、 入力端子にベースが接続された第１のトランジ
スタと、 出力端子と、 出力端子にベースが接続された第２のトランジ
スタと、 サンプル期間において第１および第２のトラン
ジスタのエミツタに対して電流を供給し、ホール
ド期間においてその電流供給を停止する定電流源
と、 出力端子に接続されたホールド用コンデンサ
と、 第２のトランジスタのベースとコレクタとを接
続する負帰還接続部と、 第２のトランジスタのコレクタ電流径路中に設
けられ、サンプル期間において導通し、ホールド
期間においてしや断する第３のトランジスタと、
出力端子に接続され、コンデンサとして動作する
半導体素子とからなり、 この半導体素子の容量およびその印加電圧は、
第２および第３のトランジスタによつて形成され
る容量によつて期間切換時にホールド用コンデン
サの電荷が変動するのを打消すように定められ
る、 ことを特徴とするサンプル・ホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200955A JPS6095796A (ja) | 1983-10-28 | 1983-10-28 | サンプル・ホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200955A JPS6095796A (ja) | 1983-10-28 | 1983-10-28 | サンプル・ホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6095796A JPS6095796A (ja) | 1985-05-29 |
| JPH0346916B2 true JPH0346916B2 (ja) | 1991-07-17 |
Family
ID=16433082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58200955A Granted JPS6095796A (ja) | 1983-10-28 | 1983-10-28 | サンプル・ホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095796A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2585285B2 (ja) * | 1987-08-28 | 1997-02-26 | 株式会社日立製作所 | サンプル・ホ−ルド回路 |
| JP2840497B2 (ja) * | 1992-02-28 | 1998-12-24 | 三洋電機株式会社 | 充放電回路 |
| CN1205618C (zh) * | 2000-03-28 | 2005-06-08 | 皇家菲利浦电子有限公司 | 跟踪和保持放大器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5613798A (en) * | 1979-07-13 | 1981-02-10 | Hitachi Ltd | Multilayer hybrid ic |
| JPS58108098A (ja) * | 1981-12-18 | 1983-06-28 | Sony Corp | サンプルホ−ルド回路 |
| JPS58121199A (ja) * | 1982-01-13 | 1983-07-19 | Toshiba Corp | サンプルホ−ルド回路 |
-
1983
- 1983-10-28 JP JP58200955A patent/JPS6095796A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6095796A (ja) | 1985-05-29 |
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