JPS6095796A - サンプル・ホ−ルド回路 - Google Patents
サンプル・ホ−ルド回路Info
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- JPS6095796A JPS6095796A JP58200955A JP20095583A JPS6095796A JP S6095796 A JPS6095796 A JP S6095796A JP 58200955 A JP58200955 A JP 58200955A JP 20095583 A JP20095583 A JP 20095583A JP S6095796 A JPS6095796 A JP S6095796A
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- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、サンプル・ホールド回路に係り。
特に、ホールド用コンデンサの容Ｈ＝小さく。
且つＩＣ化に好適なサンプル・ホールド回路に関する。
一般にサンプル・ホールド回路Ｃ以下Ｓ＆Ｈ回路と記す
。）は、第１図に示すような構成となっている。第１図
において、入力端子１より人力された信号１０は、サン
プリングパルス発生回路７によって作られたサンプリン
グパルス１２に従って、オン、オフするスイッチＳ１ｔ
、）介して出力端子２に伝達される。スイッチＳ１がオ
ンの期間（サンプル期間）では、入力端子１の電位がそ
のまま出力端子２に伝達され、一方。
。）は、第１図に示すような構成となっている。第１図
において、入力端子１より人力された信号１０は、サン
プリングパルス発生回路７によって作られたサンプリン
グパルス１２に従って、オン、オフするスイッチＳ１ｔ
、）介して出力端子２に伝達される。スイッチＳ１がオ
ンの期間（サンプル期間）では、入力端子１の電位がそ
のまま出力端子２に伝達され、一方。
スイッチＳ１がオフの期間（ホールド期間）では、スイ
ッチＳ１がオフする直前の電位に相当する電荷が、ホー
ルドコンデンサＣ１にチャージされ、出力端子２はスイ
ッチＳ１がオフする直前の電位に保たれる。今、−例と
して、入力信号１０が第５図に示した弦波１０であり、
サンプリングパルス１２が同図に示したパルス１２であ
る場合には、出力端子２に伝達される信号は、上記のパ
ルス１２の立ち下がり部分で上記の入力正弦波１０をホ
ールドしたホールド信号１４（第５図に波形を示す。）
のようになる。
ッチＳ１がオフする直前の電位に相当する電荷が、ホー
ルドコンデンサＣ１にチャージされ、出力端子２はスイ
ッチＳ１がオフする直前の電位に保たれる。今、−例と
して、入力信号１０が第５図に示した弦波１０であり、
サンプリングパルス１２が同図に示したパルス１２であ
る場合には、出力端子２に伝達される信号は、上記のパ
ルス１２の立ち下がり部分で上記の入力正弦波１０をホ
ールドしたホールド信号１４（第５図に波形を示す。）
のようになる。
ここで具体的な特にＩＣ化に適したＳｋＨ回路の場合に
ついて第２図及び第５図を用いて。
ついて第２図及び第５図を用いて。
その動作原理を説明する。第２図は、具体的なＳｋＨ回
路の一例を示した回路図である。
路の一例を示した回路図である。
第２図において、入力端子１には入力信号１０（被サン
プルホールド信号で、第５図に示した正弦波１０）が、
端子４及び５には、スイッチングトランジスタＱ５．Ｑ
Ｂ及びＱ６．Ｑ７をそれぞれオン、オフするサンプリン
グパルス１２と。
プルホールド信号で、第５図に示した正弦波１０）が、
端子４及び５には、スイッチングトランジスタＱ５．Ｑ
Ｂ及びＱ６．Ｑ７をそれぞれオン、オフするサンプリン
グパルス１２と。
これに対するＩ）Ｃ電圧１３が入力されている。今。
サンプリングパルス１２がハイレベルの時（以下サンプ
ル期間と言う。）は、トランジスタＱ５゜Ｑ８がオン状
態に、トランジスタＱ６．Ｑ７がオフ状態となる。この
状態では、第２図に示した回路は、差動対トランジスタ
Ｑｌ、Ｑ２と負荷抵抗Ｒ１，及び定電流源１１の差動増
幅器と。
ル期間と言う。）は、トランジスタＱ５゜Ｑ８がオン状
態に、トランジスタＱ６．Ｑ７がオフ状態となる。この
状態では、第２図に示した回路は、差動対トランジスタ
Ｑｌ、Ｑ２と負荷抵抗Ｒ１，及び定電流源１１の差動増
幅器と。
トランジスタＱ４．ＱＢによるエミッタホロワの負帰還
回路とで構成される負の全帰還形増幅器となる。
回路とで構成される負の全帰還形増幅器となる。
負帰還形層幅器は、一般に第４図に示した構成であり、
その入出力特性は。
その入出力特性は。
Ｕｎ ＝Ａ （Ｊ−βｖａ ）−ｍ−（１１ここで Ｕ
、 １入力信号１００ ＋Ｉ、 Ｉ出力信号１０１ ＡＩ差動増幅器の利得 β；帰還回路１０３の帰還率 である。上記（１）式を変形すると。
、 １入力信号１００ ＋Ｉ、 Ｉ出力信号１０１ ＡＩ差動増幅器の利得 β；帰還回路１０３の帰還率 である。上記（１）式を変形すると。
となり、今、β＝１．Ａ＞ｉであれは。
ｖａ ４；ｖ１□ （３）
となる。
したかつて、第２図においてサンプル期間では、入力信
号がそのまま出力信号となる。尚。
号がそのまま出力信号となる。尚。
この第２図の回路における負荷抵抗Ｒ１の値は差動対ト
ランジスタＱ１及びＱ２のコレクタ電流が等しい場合に
、入力端子１と出力端子２のＤ Ｃｉ１位が等しくなる
ように、定電流電源１１の電流値との兼ね合いで決定さ
れている。この状態に２けるトランジスタＱ３及びＱ４
のベースの電位は、出力端子２の電位Ｅ１にトランジス
タのベース・エミッタ間電圧を加算した電位Ｅ２になっ
ている。
ランジスタＱ１及びＱ２のコレクタ電流が等しい場合に
、入力端子１と出力端子２のＤ Ｃｉ１位が等しくなる
ように、定電流電源１１の電流値との兼ね合いで決定さ
れている。この状態に２けるトランジスタＱ３及びＱ４
のベースの電位は、出力端子２の電位Ｅ１にトランジス
タのベース・エミッタ間電圧を加算した電位Ｅ２になっ
ている。
次に、第２図において、サンプリングパルス１２がロウ
レベルの時（以下ホールド期間と言う。）について説明
する。この場合は、トランジスタＱ６ 、Ｑ７がオン状
態に、トランジスタＱ５゜Ｑ８がオフ状態になる。この
ため、トランジスタＱ６及びＱ４のベース電位は、抵抗
Ｒ１と定電流源１１及びＩ２とによる電圧降下によって
。
レベルの時（以下ホールド期間と言う。）について説明
する。この場合は、トランジスタＱ６ 、Ｑ７がオン状
態に、トランジスタＱ５゜Ｑ８がオフ状態になる。この
ため、トランジスタＱ６及びＱ４のベース電位は、抵抗
Ｒ１と定電流源１１及びＩ２とによる電圧降下によって
。
トランジスタＱ２のペース電位（出力端子２の電位）Ｅ
１１Ｃ比べて充分低い電位Ｅ６となる。
１１Ｃ比べて充分低い電位Ｅ６となる。
これにより、トランジスタＱｓ、Ｑａは、しゃ断状態と
なりホールドコンデンサＣ１への遡源ラインからの電荷
の流れ込みを防いでいる。又。
なりホールドコンデンサＣ１への遡源ラインからの電荷
の流れ込みを防いでいる。又。
トランジスタＱ５のコレクタ電流は流れていないため、
トランジスタＱ１．Ｑ２もしゃ断状態となっており、ホ
ールドコンデンサＣ１にチャージされている電荷の流れ
出しを防いでいる。
トランジスタＱ１．Ｑ２もしゃ断状態となっており、ホ
ールドコンデンサＣ１にチャージされている電荷の流れ
出しを防いでいる。
したがって、ホールド期間においては出力端子２の電位
Ｅ１は、第１図で説明したようにサンプリングパルス１
２が、ロウレベルになる面前の電位にホールドされる事
になる。
Ｅ１は、第１図で説明したようにサンプリングパルス１
２が、ロウレベルになる面前の電位にホールドされる事
になる。
以上が、第２図に示したＳｋＨ回路の動作原理である。
しかしながら、上記ＳｋＨ回路では。
実際の動作においては以下に説明するような問題点があ
る。以下、その問題点について説明する。
る。以下、その問題点について説明する。
一般にトランジスタには第６図に示す様に。
ペース・コレクタ間及びペース・エミッタ間に接合容ｔ
Ｃ２及びＣ３が存在している。そして。
Ｃ２及びＣ３が存在している。そして。
前述してきた第２図の５１１回路では、サンプル期間か
らホールド期間に切り換わる過程で。
らホールド期間に切り換わる過程で。
トランジスタＱ６及びＱ４のペース電位なＥ２からＥ６
に降下する必要があった。これらのために、第２図に示
したＳ＆、Ｈ回路におけるトランジスタＱ２のベースラ
インは等測的に、第６図に示す等価回路とみなす事がで
きる。第６図において、コンデンサＣ４は、トランジス
タＱ２のペース・コレクタ間容量とトランジスタＱ３の
ペース・エミッタ間容量とを直列に接続した時の容量と
、トランジスタＱ４のペース・エミッタ間容量とを並列
に接続した時の容量である。
に降下する必要があった。これらのために、第２図に示
したＳ＆、Ｈ回路におけるトランジスタＱ２のベースラ
インは等測的に、第６図に示す等価回路とみなす事がで
きる。第６図において、コンデンサＣ４は、トランジス
タＱ２のペース・コレクタ間容量とトランジスタＱ３の
ペース・エミッタ間容量とを直列に接続した時の容量と
、トランジスタＱ４のペース・エミッタ間容量とを並列
に接続した時の容量である。
ここでＣ２＋ ）ランジスタのペース・コレクタ間の容
量 Ｃ５１）ランジスタのペース・エミ ッタ間の容量 である。電位Ｅ１は、ホールド期間直前のトランジスタ
Ｑ２のベース電位であり、電位Ｅ２はサンプル期間のト
ランジスタＱ３及びＱ４のベース電位、そして、電位Ｅ
３はホールド期間のトランジスタＱ３及びＱ４のベース
電位である。
量 Ｃ５１）ランジスタのペース・エミ ッタ間の容量 である。電位Ｅ１は、ホールド期間直前のトランジスタ
Ｑ２のベース電位であり、電位Ｅ２はサンプル期間のト
ランジスタＱ３及びＱ４のベース電位、そして、電位Ｅ
３はホールド期間のトランジスタＱ３及びＱ４のベース
電位である。
尚、スイッチＳ２の端子Ａは、第２図の５１１回路にお
けるトランジスタＱ３及びＱ４のベースラインに相当し
ている。
けるトランジスタＱ３及びＱ４のベースラインに相当し
ている。
したがって、上記５１１回路では、コンデンサＣ４のた
めにサンプル期間からホールド期間へ切り換わる過程で
、ホールドコンデンサＣ１にチャージしている電荷に変
動が生じ、その結果、出力端子２に現われるホールド電
位はムＶだけ変化する事になる。このボールド電位の変
化蓋ΔＶは、第６図の等価回路において、サンプリング
パルス１２に従って切り換わるスイッチＳ２によってコ
ンデンサＣ４の一端（ボールドコンデンサＣ１に接続さ
れてない方）が、サンプル期間は電位Ｅ２に、ホールド
期間は電位Ｅ３になる事より。
めにサンプル期間からホールド期間へ切り換わる過程で
、ホールドコンデンサＣ１にチャージしている電荷に変
動が生じ、その結果、出力端子２に現われるホールド電
位はムＶだけ変化する事になる。このボールド電位の変
化蓋ΔＶは、第６図の等価回路において、サンプリング
パルス１２に従って切り換わるスイッチＳ２によってコ
ンデンサＣ４の一端（ボールドコンデンサＣ１に接続さ
れてない方）が、サンプル期間は電位Ｅ２に、ホールド
期間は電位Ｅ３になる事より。
ここで ０１１ホールドコンデンサの容量。
Ｃ４：前記式（４）で表わした容量。
Ｅ２：サンプル期間のトランジス
タＱｓ、Ｑ４のベース電位。
Ｅ３＋ホールド期間のトランジス
タＱ３．Ｑ４のベース電位。
ΔＱ：ホールドコンデンサＣ１に
チャージされている電荷の
変化量。
で表わされる。今、Ｅ２＞Ｅ５であるため、上記ホール
ド電位の変化量△Ｖは負の値となる。
ド電位の変化量△Ｖは負の値となる。
したがって２実際に出力端子２に現われるボールド電位
は、第５図の１４に対して、同図１５に示す波形となっ
てしまい、正確な電位のホールドが困難となっている。
は、第５図の１４に対して、同図１５に示す波形となっ
てしまい、正確な電位のホールドが困難となっている。
又％に、高圧周波数の信号のサンプル・ホールドの場合
や、ホールドコンデンサＣ１をＩＣ内陪に設ける場合は
、ホールドコンデンサＣ１の容量を小さくせざるを得な
いため１式（５）の分母が小さくなる事から明らかな様
に、１ΔＶ１は増夕大きくなってしまう。
や、ホールドコンデンサＣ１をＩＣ内陪に設ける場合は
、ホールドコンデンサＣ１の容量を小さくせざるを得な
いため１式（５）の分母が小さくなる事から明らかな様
に、１ΔＶ１は増夕大きくなってしまう。
本発明の目的は、上記の問題点を解決し、ホールドコン
デンサの値が小さい場合にでも正確なサンプルホールド
が可能であるＩＣ化に好適なサンプル・ホールド回路を
提供することにある。
デンサの値が小さい場合にでも正確なサンプルホールド
が可能であるＩＣ化に好適なサンプル・ホールド回路を
提供することにある。
本発明は、サンプル・ホールド回路において。
サンプル期間からホールド期間に切り換わる過程におけ
るホールドコンデンサにチャージされている電荷の変動
を抑えるために、新たにコンデンサとスイッチを設ける
事により、ホールド電位を正確な値に保つものである。
るホールドコンデンサにチャージされている電荷の変動
を抑えるために、新たにコンデンサとスイッチを設ける
事により、ホールド電位を正確な値に保つものである。
以下本発明のサンプル・ホールド回路の原理を第７図に
よ、り説明する。
よ、り説明する。
第７図は、前述の第６図（，５＆１１回路のサンプル期
間からホールド期間に切り換わる過程における等価回路
図。）に本発明を適用した場合の等価回路図である。ホ
ールドコンデンサＣ１゜コンデンサＣ４及びスイッチ８
２等は、第６図と同様の構成であり６コンデンサＣ５，
スイッチＳ３及び電圧源Ｅ４．Ｅ５が新たに設けた回路
である。
間からホールド期間に切り換わる過程における等価回路
図。）に本発明を適用した場合の等価回路図である。ホ
ールドコンデンサＣ１゜コンデンサＣ４及びスイッチ８
２等は、第６図と同様の構成であり６コンデンサＣ５，
スイッチＳ３及び電圧源Ｅ４．Ｅ５が新たに設けた回路
である。
第７図において、゛′スイッチＳ２は、サンプリングパ
ルス発生器７によって作られたサンプリングパルス１２
に従って、サンプル期間は電位Ｒ２側に、ホールド期間
は電位Ｒ３側に閉じられる。一方スイッチＳ５も同様に
して、サンプル期間は電位Ｒ４側に、ホールド期間は電
位Ｒ５側に閉じられる。これによって、ホールドコンデ
ンサＣ１にチャージされている電荷の変動量Δｑは。
ルス発生器７によって作られたサンプリングパルス１２
に従って、サンプル期間は電位Ｒ２側に、ホールド期間
は電位Ｒ３側に閉じられる。一方スイッチＳ５も同様に
して、サンプル期間は電位Ｒ４側に、ホールド期間は電
位Ｒ５側に閉じられる。これによって、ホールドコンデ
ンサＣ１にチャージされている電荷の変動量Δｑは。
ΔＱ二Ｃ４（Ｒ５−Ｒ２）＋ Ｃ５（Ｒ５−Ｒ４） （
６）ここで （？５１コンデンサの容量 で表わされる。したがって出力端子２に現われるホール
ド電位の変化量ΔＶは。
６）ここで （？５１コンデンサの容量 で表わされる。したがって出力端子２に現われるホール
ド電位の変化量ΔＶは。
ΔＱ
Δメ＝−−−□、−（７）
ＣＩ＋Ｃ４＋Ｃ５
となる。今、ΔＶ＝０即ち
Ｃ４（Ｒ３−Ｒ２）＝Ｃ５（Ｒ４−Ｒ５） −（８１と
なる様に、コンデンサＣ５及び電位Ｅ４．Ｅ５を選定す
れば、上式（６）及び（７）よりΔＶ＝０となり正確な
電位を保つ事ができる。
なる様に、コンデンサＣ５及び電位Ｅ４．Ｅ５を選定す
れば、上式（６）及び（７）よりΔＶ＝０となり正確な
電位を保つ事ができる。
本発明は以上に説明した手段によってホールド電位の変
動をなくするものである。
動をなくするものである。
尚、コンデンサＣ５は、実際のコンデンサでなく、前記
のコンデンサＣ４と同様にトランジスタの接合容量等で
も良い事は明らかである。
のコンデンサＣ４と同様にトランジスタの接合容量等で
も良い事は明らかである。
第８図は本発明を適用したＳ＆、Ｈ回路の一実施例であ
る。第８図において、抵抗Ｒ２とトランジスタＱ９．及
び破線で囲まれた部分を除いた回路は、前述の第２図と
同様の回路でありここでの詳細な説明は省略する。尚、
トランジスタＱ１４ 、 Ｑ１０ 、 Ｑ１６及び抵抗
Ｒ３，Ｒ４’、Ｒ５は、端子６に与えられているバイア
ス電位１５により定電流源を構成している。
る。第８図において、抵抗Ｒ２とトランジスタＱ９．及
び破線で囲まれた部分を除いた回路は、前述の第２図と
同様の回路でありここでの詳細な説明は省略する。尚、
トランジスタＱ１４ 、 Ｑ１０ 、 Ｑ１６及び抵抗
Ｒ３，Ｒ４’、Ｒ５は、端子６に与えられているバイア
ス電位１５により定電流源を構成している。
第８図においてサンプル期間は、トランジスタＱ５及び
Ｑａがオン状態であり、トランジスタＱ６及びＱ７はオ
フ状態である。そのため。
Ｑａがオン状態であり、トランジスタＱ６及びＱ７はオ
フ状態である。そのため。
トランジスタＱ１とＱ２のベース電位はほぼ等しくなっ
ており、トランジスタＱ６及びＱ４のベース電位は、ト
ランジスタＱ２のベース電位Ｅ １ ’Ｋ Ｖｓｇ （
）ランジスタのベース・エミ・ツタ間電圧）を加算した
電位Ｅ２になっている。又、。
ており、トランジスタＱ６及びＱ４のベース電位は、ト
ランジスタＱ２のベース電位Ｅ １ ’Ｋ Ｖｓｇ （
）ランジスタのベース・エミ・ツタ間電圧）を加算した
電位Ｅ２になっている。又、。
トランジスタＱ１のコレクタ電位（トランジスタＱ９の
エミッタ電位）は、トランジスタＱ５がオン状態である
ことＫより、トランジスタＱ１のコレクタ電流と抵抗Ｒ
２による電圧降下分だけ電源電圧＋ＶＣＣより降下した
電位Ｅ４となっている。この状態における第８図のＳ＆
Ｈ部分は、第７図に示した等価回路と等しくなっている
。ただし、コンデンサＣ４は式（４ＨＣ示しているトラ
ンジスタＱ２．Ｑ５．Ｑ４の接合容量による合成容量で
あり、コンデンサＣ５はトランジスタＱ９のベース・エ
ミッタ間接合容量である。
エミッタ電位）は、トランジスタＱ５がオン状態である
ことＫより、トランジスタＱ１のコレクタ電流と抵抗Ｒ
２による電圧降下分だけ電源電圧＋ＶＣＣより降下した
電位Ｅ４となっている。この状態における第８図のＳ＆
Ｈ部分は、第７図に示した等価回路と等しくなっている
。ただし、コンデンサＣ４は式（４ＨＣ示しているトラ
ンジスタＱ２．Ｑ５．Ｑ４の接合容量による合成容量で
あり、コンデンサＣ５はトランジスタＱ９のベース・エ
ミッタ間接合容量である。
一方、ホールド期間は、トランジスタＱ６゜Ｑ７がオン
状態になり、トランジスタＱ５．ＱＢがオフ状態になっ
ているため、トランジスタＱ１からＱ４はしゃ断状態と
なって〜する。このため、トランジスタＱ１のコレクタ
電位をま電源電圧子Ｖｃｃ（＝Ｅ５）であり、トランジ
スタＱ３及びＱ４のベース電位は、トランジスタＱ６゜
Ｑ７のコレクタ電流と抵抗Ｒ１による電圧降下分だけ電
源電圧＋ＦＣＣより降下した電位Ｅ５となっている。こ
の状態における等価回路【ま、第７図において、スイッ
チＳ２がスイッチ端子り側に、スイ・ンチＳ６がスイッ
チ端子Ｆ側に閉じている場合である。
状態になり、トランジスタＱ５．ＱＢがオフ状態になっ
ているため、トランジスタＱ１からＱ４はしゃ断状態と
なって〜する。このため、トランジスタＱ１のコレクタ
電位をま電源電圧子Ｖｃｃ（＝Ｅ５）であり、トランジ
スタＱ３及びＱ４のベース電位は、トランジスタＱ６゜
Ｑ７のコレクタ電流と抵抗Ｒ１による電圧降下分だけ電
源電圧＋ＦＣＣより降下した電位Ｅ５となっている。こ
の状態における等価回路【ま、第７図において、スイッ
チＳ２がスイッチ端子り側に、スイ・ンチＳ６がスイッ
チ端子Ｆ側に閉じている場合である。
以上のサンプル期間からホールド期間に切り換わる過程
でコンデンサＣ４と、トランジスタＱ６及びＱ４のベー
ス電位の変化（Ｅ’５−Ｒ２）Ｋよるホールドコンデン
サＣ１の電荷の変イヒ量へＱａは。
でコンデンサＣ４と、トランジスタＱ６及びＱ４のベー
ス電位の変化（Ｅ’５−Ｒ２）Ｋよるホールドコンデン
サＣ１の電荷の変イヒ量へＱａは。
ΔＱａ ＝ Ｃ４（Ｅ５−Ｅ２ ） −（９１であり。
又、コンデンサＣ５と、トランジスタＱ９のエミッタ電
位の変化（Ｅ５＝Ｅ４）によるホールドコンデンサＣ１
の電荷の変化量ΔＱ、６は。
位の変化（Ｅ５＝Ｅ４）によるホールドコンデンサＣ１
の電荷の変化量ΔＱ、６は。
ΔＱｂ ＝ Ｃ５（Ｅ５−Ｅ４） −（且））である。
本実施例のＳ＆、Ｈ回路では、上記ホールドコンデンサ
Ｃ１の電荷の変化量がΔＱ、＝−ΔＱｂとなる様に、抵
抗Ｒ２を選定する事により電位Ｅ４を決定している。こ
の抵抗Ｒ２と、電位Ｅ４は。
Ｃ１の電荷の変化量がΔＱ、＝−ΔＱｂとなる様に、抵
抗Ｒ２を選定する事により電位Ｅ４を決定している。こ
の抵抗Ｒ２と、電位Ｅ４は。
式（８）より。
ここで、ＩＱｌ：サンプル期間に流れるトランジスタＱ
１のコレクタ電流。
１のコレクタ電流。
である。これによって１本Ｓ＆Ｈ回路は、正確なサンプ
ル・ホールドが可能となっている。
ル・ホールドが可能となっている。
尚、破線陪１００で囲まれた回路は、前記Ｓ＆Ｈ部分で
ホールドされた信号を、エミッタホロワて出力するもの
であり、トランジスタＱ１０゜Ｑｌｌ 、 Ｑ１２は、
トランジスタＱ１５のペース電流によるホールドコンデ
ンサＣＩＫチャージされている電荷の流れ出しを防ぐペ
ース電流補償回路である。以下第９図を用いて、上記ペ
ース電流補償の動作原理を説明する。
ホールドされた信号を、エミッタホロワて出力するもの
であり、トランジスタＱ１０゜Ｑｌｌ 、 Ｑ１２は、
トランジスタＱ１５のペース電流によるホールドコンデ
ンサＣＩＫチャージされている電荷の流れ出しを防ぐペ
ース電流補償回路である。以下第９図を用いて、上記ペ
ース電流補償の動作原理を説明する。
一般にトランジスタに流れるコレクタ電流１ｃ。
ベース電流ｈｒ 、エミッタ電流Ｉ、の関係は。
Ｉε＝αＩｃ ＝ −−Ｉｇ −−一−−〜−（１３）
１ ＋α Ｉｃ ＝ −Ｉｎ （１４） １ ＋α ここで、α茎ベース接地トランジスタの電流伝送比。
１ ＋α Ｉｃ ＝ −Ｉｎ （１４） １ ＋α ここで、α茎ベース接地トランジスタの電流伝送比。
で表わされる。
第９図において、トランジスタｃ、＋ｉ２＜流れ込むペ
ース電流ＩＢｏは、エミ・ツタ電流Ｉ６によって決定さ
れ、このペース電流ＩＢＧはトランジスタＱ１０のペー
ス電流Ｉ８ｏによって供給されている。又、トランジス
タＱ１０のコレクタ電流は上記ベース電流ＩＢによって
決定されており、これらの電流の関係は１式（１３）及
び式（１４）より。
ース電流ＩＢｏは、エミ・ツタ電流Ｉ６によって決定さ
れ、このペース電流ＩＢＧはトランジスタＱ１０のペー
ス電流Ｉ８ｏによって供給されている。又、トランジス
タＱ１０のコレクタ電流は上記ベース電流ＩＢによって
決定されており、これらの電流の関係は１式（１３）及
び式（１４）より。
ここで、αＮ１ペース接地ＮｐＮ ）ラン゛ジスタの電
流伝送比 αＰ：ペース接地ＰＮＰトランジスタ の電流伝送比 である。又、トランジスタＱ１２のエミッタ電流Ｉ６は
トランジスタＱ１３のコレクタ電流Ｉ３であり、トラン
ジスタＱ１０のコレクタ電流Ｉ４はトランジスタＱ１１
のエミッタ電流Ｉ４であるたメ、トランジスタＱ１３の
ペース電流ＩＢ１ト、トランジスタＱ１１のベース電流
１ｎ２は１式（１３）から式（１６）により。
流伝送比 αＰ：ペース接地ＰＮＰトランジスタ の電流伝送比 である。又、トランジスタＱ１２のエミッタ電流Ｉ６は
トランジスタＱ１３のコレクタ電流Ｉ３であり、トラン
ジスタＱ１０のコレクタ電流Ｉ４はトランジスタＱ１１
のエミッタ電流Ｉ４であるたメ、トランジスタＱ１３の
ペース電流ＩＢ１ト、トランジスタＱ１１のベース電流
１ｎ２は１式（１３）から式（１６）により。
Ｉｂ１ ＝−ノＢｏ（１７）
Ｈ
１Ｂ２−αＰ Ｉｓｏ□−（１８）
と表わされる。したがって、トランジスタＱ１３０ベー
ス電流ＩＢ１ト、トランジスタＱ１１のペース電流１ｓ
２との関係は０式（１７）と式（１８）より。
ス電流ＩＢ１ト、トランジスタＱ１１のペース電流１ｓ
２との関係は０式（１７）と式（１８）より。
となる。一般に、αＮ中１．αＰ中１ であるため。
式（１９）より、 Ｉｓｌ： Ｉｂ２とみなすことがで
きる。
きる。
このことより、第８図におけるトランジスタＱ１３のベ
ース電流は、トランジスタＱ１１のペース電流によって
供給され、ホールドコンデンサＣ１にチャージされてい
る電荷の流れ出しを防止することができる。
ース電流は、トランジスタＱ１１のペース電流によって
供給され、ホールドコンデンサＣ１にチャージされてい
る電荷の流れ出しを防止することができる。
次に本発明を適用したもう一つの実施例につ（・て、第
１０図を用いて説明する。
１０図を用いて説明する。
第１０図において、スイッチング動作を行なうトランジ
スタＱ２６ 、 Ｑ２７と、接合容量を用いてコンデン
サとして使用しているトランジスタＱ９、及びトランジ
スタ５２と抵抗１３にて構成している定電流源は、サン
プル期間からホールド期間へ切り換わる過程のホールド
コンデンサＣ１にチャージされている電荷の変動を抑え
るための回路であり、波線１００で囲まれた陪分は、前
述の第８図と同様にホールド信号を出力させるベース電
流補償形のエミッタホロワである。端子１には、入力信
号（被サンプル・ホールド信号）１０が入力され、端子
４はサンプリングパルス１２が、端子５には上記サンプ
リングパルス１２に対する基準１）Ｃ電圧が、そして、
端子６ＶＣは定電流源を構成するトランジスタＱ１６
、 Ｑ３２ 。
スタＱ２６ 、 Ｑ２７と、接合容量を用いてコンデン
サとして使用しているトランジスタＱ９、及びトランジ
スタ５２と抵抗１３にて構成している定電流源は、サン
プル期間からホールド期間へ切り換わる過程のホールド
コンデンサＣ１にチャージされている電荷の変動を抑え
るための回路であり、波線１００で囲まれた陪分は、前
述の第８図と同様にホールド信号を出力させるベース電
流補償形のエミッタホロワである。端子１には、入力信
号（被サンプル・ホールド信号）１０が入力され、端子
４はサンプリングパルス１２が、端子５には上記サンプ
リングパルス１２に対する基準１）Ｃ電圧が、そして、
端子６ＶＣは定電流源を構成するトランジスタＱ１６
、 Ｑ３２ 。
Ｑ３３のベース電位を与えるバイアス電圧が入力されて
いる。以下、詳しい動作説明を行なう。
いる。以下、詳しい動作説明を行なう。
まず、サンプル期間（サンブリ：／グバルス１２がハイ
レベルの期間）では、トランジスタＱ２４゜Ｑ２７がオ
ン状態になり、トランジスタＱ２５ 、 Ｑ２６がオフ
状態になる。このため差動対トランジスタＱ２１とＱ２
２．抵抗Ｒ１１，及びトランジスタＱ２４を介したトラ
ンジスタＱ５５と抵抗Ｒ１４より成る定電流源は差動増
幅器を構成している。そして、トランジスタＱ２２のベ
ースとコレクタが接続されている事より、上記差動増幅
器は負の全帰還形増幅器となっている。このため、入力
端子１より入力される信号１０は、そのままトランジス
タＱ２２のベースライン（端子２）へ伝達される事にな
る。又、この状態においては、トランジスタＱ２５のコ
レクタ電流が流れていないため、トランジスタＱ２５の
ベースは、電源電圧＋ Ｖｃｃにほぼ等しい電位Ｅ２と
なっており、トランジスタＱ２５はダイオードとみるこ
とができる。
レベルの期間）では、トランジスタＱ２４゜Ｑ２７がオ
ン状態になり、トランジスタＱ２５ 、 Ｑ２６がオフ
状態になる。このため差動対トランジスタＱ２１とＱ２
２．抵抗Ｒ１１，及びトランジスタＱ２４を介したトラ
ンジスタＱ５５と抵抗Ｒ１４より成る定電流源は差動増
幅器を構成している。そして、トランジスタＱ２２のベ
ースとコレクタが接続されている事より、上記差動増幅
器は負の全帰還形増幅器となっている。このため、入力
端子１より入力される信号１０は、そのままトランジス
タＱ２２のベースライン（端子２）へ伝達される事にな
る。又、この状態においては、トランジスタＱ２５のコ
レクタ電流が流れていないため、トランジスタＱ２５の
ベースは、電源電圧＋ Ｖｃｃにほぼ等しい電位Ｅ２と
なっており、トランジスタＱ２５はダイオードとみるこ
とができる。
一方、トランジスタＱ２７のコレクタ電位は。
トランジスタＱ２７がオン状態であるため、トランジス
タＱ２７のコレクタ電流と抵抗Ｒ２による電圧降下分だ
け電源電圧＋ＶＣＣより降下した電位Ｅ４になっている
。
タＱ２７のコレクタ電流と抵抗Ｒ２による電圧降下分だ
け電源電圧＋ＶＣＣより降下した電位Ｅ４になっている
。
この状態における第１０図に示したＳ＆Ｈ部分の等何回
路は第７図に示した等何回路となる。
路は第７図に示した等何回路となる。
ただし、この場合、第７図のコンデンサＣ４はトランジ
スタＱ２５のベース・エミッタ間接合容量であり、コン
デンサＣ５はトランジスタＱ９のベース・エミッタ間接
合容量である。
スタＱ２５のベース・エミッタ間接合容量であり、コン
デンサＣ５はトランジスタＱ９のベース・エミッタ間接
合容量である。
次に、ホールド期間（サンプリングパルス１２がロウレ
ベルの期間）では、トランジスタＱ２５゜Ｑ２６がオン
状態に、トランジスタＱ２４ 、 Ｑ２７がオフ状態に
、なり、トランジスタＱ２１． Ｑ２２はし）、 中断状態とゝなる。父、トランジスタＱ２３のベース電
位はトランジスタＱ２５がオン状態であるため、このト
ランジスタＱ２５のコレクタ電流と抵抗Ｒ１２による電
圧降下分だけ電源電圧−トＶｃｃより降下した電位Ｅ３
となる。ただし、この時の電位Ｅ３は、トランジスタＱ
２３をしゃ断状態にする事によって、電源ラインからホ
ールドコンデンサＣ１へ電荷が流れ込むのを防ぐために
。
ベルの期間）では、トランジスタＱ２５゜Ｑ２６がオン
状態に、トランジスタＱ２４ 、 Ｑ２７がオフ状態に
、なり、トランジスタＱ２１． Ｑ２２はし）、 中断状態とゝなる。父、トランジスタＱ２３のベース電
位はトランジスタＱ２５がオン状態であるため、このト
ランジスタＱ２５のコレクタ電流と抵抗Ｒ１２による電
圧降下分だけ電源電圧−トＶｃｃより降下した電位Ｅ３
となる。ただし、この時の電位Ｅ３は、トランジスタＱ
２３をしゃ断状態にする事によって、電源ラインからホ
ールドコンデンサＣ１へ電荷が流れ込むのを防ぐために
。
トランジスタＱ２３のエミッタ電位よりも低くなる様に
設定している。
設定している。
一方、トランジスタＱ２７は、オフ状態であるためコレ
クタ電流は流れず、コレクタ電位（トランジスタＱ９の
エミッタ電位）は電源電圧子ＶｃｃＣ＝Ｅ５）となる。
クタ電流は流れず、コレクタ電位（トランジスタＱ９の
エミッタ電位）は電源電圧子ＶｃｃＣ＝Ｅ５）となる。
この状態における等何回路は、ｉ７図においてスイッチ
Ｓ２をスイッチ端子り姥、スイッチＳ３をスイッチ端子
Ｆに閉じた場合に等しくなる。
Ｓ２をスイッチ端子り姥、スイッチＳ３をスイッチ端子
Ｆに閉じた場合に等しくなる。
以上より、第１０図に示したＳ＆Ｈ回路のサンプル期間
からホールド期間に切り換わる過程におけるホールドコ
ンデンサＣ・１にチャージされている電荷の変動量ΔＱ
ｃは１式（６）より。
からホールド期間に切り換わる過程におけるホールドコ
ンデンサＣ・１にチャージされている電荷の変動量ΔＱ
ｃは１式（６）より。
ΔＱｃ ＝Ｃ４ＣＦ２−Ｅ２ ）＋Ｃ５（Ｅ５−Ｅ４
） （２０）となる。第１０図に示した実施例では、上
式（２０）％式％ ） に抵抗Ｒ２及びトランジスタＱ３２と抵抗Ｒ１５より成
る電流源の電流値を選定している。
） （２０）となる。第１０図に示した実施例では、上
式（２０）％式％ ） に抵抗Ｒ２及びトランジスタＱ３２と抵抗Ｒ１５より成
る電流源の電流値を選定している。
以上説明した様に、ホールドコンデンサＣ１にチャージ
されている電荷の変動分ΔＱを零にすることによりホー
ルド電位の変動分ΔＶを抑え正確な電位をホールドする
事が可能となっている。
されている電荷の変動分ΔＱを零にすることによりホー
ルド電位の変動分ΔＶを抑え正確な電位をホールドする
事が可能となっている。
尚、前述してきた二つのＳ＆Ｈ回路では、ホールドコン
デンサＣ１における電荷の変化蓋ΔＱを零に抑える手段
として、第８図の、５ｋ１１回路では抵抗Ｒ２の値を選
択する事によって、又第１０図のＳ＆Ｈ回路では、抵抗
Ｒ２及びトランジスタＱ９のベース・エミッタ間接合容
量を選択する事によって行なってきた。このように６ト
ランジスタＱ９を常にしゃ断状態に保つ条件のもとに、
上記電荷の変化量ΔＱを零にする手段は１式（８）の条
件を満足するならば任意に選ぶことができる。
デンサＣ１における電荷の変化蓋ΔＱを零に抑える手段
として、第８図の、５ｋ１１回路では抵抗Ｒ２の値を選
択する事によって、又第１０図のＳ＆Ｈ回路では、抵抗
Ｒ２及びトランジスタＱ９のベース・エミッタ間接合容
量を選択する事によって行なってきた。このように６ト
ランジスタＱ９を常にしゃ断状態に保つ条件のもとに、
上記電荷の変化量ΔＱを零にする手段は１式（８）の条
件を満足するならば任意に選ぶことができる。
又、特にＩＣ化に際しては、コンデンサＣ５ヲトランジ
スタのベース・エミッタ間接合容量とし、コンデンサＣ
４との比をとることによって、コンデンサＣ４，Ｃ５の
絶対値バラツキに対しても前記の電荷の変化量△Ｑを零
に抑えることを容易に行なうことができる。
スタのベース・エミッタ間接合容量とし、コンデンサＣ
４との比をとることによって、コンデンサＣ４，Ｃ５の
絶対値バラツキに対しても前記の電荷の変化量△Ｑを零
に抑えることを容易に行なうことができる。
以上説明したように本発明を用いれば、ホールドコンデ
ンサの容量に関係なく、正確に信号のサンプル・ホール
ドが可能となり、特に、高い周波数の信号のサンプル・
ホールトヤ、ＩＣ内部にホールドコンデンサを設けた場
合のサンプル・ホールド回路等で、ホールド用コンデン
サとして小さい容量を用いる時にその効果は大である。
ンサの容量に関係なく、正確に信号のサンプル・ホール
ドが可能となり、特に、高い周波数の信号のサンプル・
ホールトヤ、ＩＣ内部にホールドコンデンサを設けた場
合のサンプル・ホールド回路等で、ホールド用コンデン
サとして小さい容量を用いる時にその効果は大である。
第１図はＳｌ、Ｈ回路の原理図、第２図はＳｌ８回路の
一例を具体的に示した回路図、第６図はトランジスタの
接合容量を説明するための回路図、第４図は負帰還形増
幅器の等価回路図。 第５図はＳｋＨ回路図を説明する上での各端子の近似的
信号波形の具体的な一例を示した波形図、第６図は第２
図に示した５ｌｋＨ回路の等価回路図、第７図は本発明
のＳｌ８回路の等価回路図、第８図は本発明のＳｌ８回
路の一例を示す回路図、第９図はベース電流補償形のエ
ミッタホロワの出力回路を説明するための回路図。 第１０図は本発明の５ＪｋＨ回路の一例を示す回路図で
ある。 符号の説明 Ｃ１・・・ホールド用コンデンサ。 Ｓｌ・・・サンプル用スイッチ。 Ｑ９・・・補償用トランジスタ。 代理人弁理士 高 橋 明 夫 第 １ 口 寮２図 第３０ 第４図 第 ｊ記 第７図 第 ｌ ノー−−−−−； ００
一例を具体的に示した回路図、第６図はトランジスタの
接合容量を説明するための回路図、第４図は負帰還形増
幅器の等価回路図。 第５図はＳｋＨ回路図を説明する上での各端子の近似的
信号波形の具体的な一例を示した波形図、第６図は第２
図に示した５ｌｋＨ回路の等価回路図、第７図は本発明
のＳｌ８回路の等価回路図、第８図は本発明のＳｌ８回
路の一例を示す回路図、第９図はベース電流補償形のエ
ミッタホロワの出力回路を説明するための回路図。 第１０図は本発明の５ＪｋＨ回路の一例を示す回路図で
ある。 符号の説明 Ｃ１・・・ホールド用コンデンサ。 Ｓｌ・・・サンプル用スイッチ。 Ｑ９・・・補償用トランジスタ。 代理人弁理士 高 橋 明 夫 第 １ 口 寮２図 第３０ 第４図 第 ｊ記 第７図 第 ｌ ノー−−−−−； ００
Claims (1)
- 【特許請求の範囲】 １、 制一端子に入力される制御信号に従って開閉され
る第１のスイッチと、該第１のスイッチの出力端子と基
準電位間に接続された第１のコンデンサより構成された
サンプル・ホールド回路において、前記出力端子に一方
の端子が接続された第２のコンデンサと、該第２のコン
デンサの他方の端子が接続され、前記制御信号に従って
第１の電圧源と第２の電圧源ＫＩ＠次切り換わり接続さ
れる第２のスイッチを有することを特徴とするサンプル
・ホールド回路。 ２ 前記第１のスイッチは、エミッタが互いに結合され
た第１及び第２のトランジスタと、該２つのトランジス
タの結合されたエミッタに接続され前記ｆｌｉｌＪ ｔ
ｉｌｌ信号によって電流値が制御される定電流源と、前
記第２のトランジスタのコレクターペース間に接続され
、前記制御信号に従ってしゃ断状態となる手段を有する
帰還回路とにより成り、Ｍ記載１のトランジスタのペー
スを信号入力端子とし、前記第２のトランジスタのペー
スを出力端子としたことを特徴とする特許請求の範囲第
１項に記載されたサンプル・ホールド回路。 ６、 前記第２のコンデンサにトランジスタの接合容量
を用いたことを特徴とする特許請求の範囲第１ＪＪまた
は第２項に記載されたサンプル・ホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200955A JPS6095796A (ja) | 1983-10-28 | 1983-10-28 | サンプル・ホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200955A JPS6095796A (ja) | 1983-10-28 | 1983-10-28 | サンプル・ホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6095796A true JPS6095796A (ja) | 1985-05-29 |
| JPH0346916B2 JPH0346916B2 (ja) | 1991-07-17 |
Family
ID=16433082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58200955A Granted JPS6095796A (ja) | 1983-10-28 | 1983-10-28 | サンプル・ホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095796A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457499A (en) * | 1987-08-28 | 1989-03-03 | Hitachi Ltd | Sample hold circuit |
| JPH05242271A (ja) * | 1992-02-28 | 1993-09-21 | Sanyo Electric Co Ltd | 充放電回路 |
| JP2003529258A (ja) * | 2000-03-28 | 2003-09-30 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 追跡および保持増幅器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5152755A (ja) * | 1974-11-05 | 1976-05-10 | Hitachi Ltd | |
| JPS5613798A (en) * | 1979-07-13 | 1981-02-10 | Hitachi Ltd | Multilayer hybrid ic |
| JPS58108098A (ja) * | 1981-12-18 | 1983-06-28 | Sony Corp | サンプルホ−ルド回路 |
| JPS58121199A (ja) * | 1982-01-13 | 1983-07-19 | Toshiba Corp | サンプルホ−ルド回路 |
-
1983
- 1983-10-28 JP JP58200955A patent/JPS6095796A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5152755A (ja) * | 1974-11-05 | 1976-05-10 | Hitachi Ltd | |
| JPS5613798A (en) * | 1979-07-13 | 1981-02-10 | Hitachi Ltd | Multilayer hybrid ic |
| JPS58108098A (ja) * | 1981-12-18 | 1983-06-28 | Sony Corp | サンプルホ−ルド回路 |
| JPS58121199A (ja) * | 1982-01-13 | 1983-07-19 | Toshiba Corp | サンプルホ−ルド回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457499A (en) * | 1987-08-28 | 1989-03-03 | Hitachi Ltd | Sample hold circuit |
| JPH05242271A (ja) * | 1992-02-28 | 1993-09-21 | Sanyo Electric Co Ltd | 充放電回路 |
| JP2003529258A (ja) * | 2000-03-28 | 2003-09-30 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 追跡および保持増幅器 |
| JP4923308B2 (ja) * | 2000-03-28 | 2012-04-25 | エスティー‐エリクソン、ソシエテ、アノニム | 追跡および保持増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0346916B2 (ja) | 1991-07-17 |
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