JPH0346981B2 - - Google Patents
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- JPH0346981B2 JPH0346981B2 JP12458281A JP12458281A JPH0346981B2 JP H0346981 B2 JPH0346981 B2 JP H0346981B2 JP 12458281 A JP12458281 A JP 12458281A JP 12458281 A JP12458281 A JP 12458281A JP H0346981 B2 JPH0346981 B2 JP H0346981B2
- Authority
- JP
- Japan
- Prior art keywords
- collector
- region
- conductivity type
- base
- regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は接合短絡型プログラマブルリードオン
リメモリ（PROM）に係り、書込み効率を良好
にし、高集積化及び高速化を図つた新規な構造に
関するものである。
リメモリ（PROM）に係り、書込み効率を良好
にし、高集積化及び高速化を図つた新規な構造に
関するものである。
従来の一般的な接合短絡型PROMは、セルの
構造が通常のバイポーラトランジスタ構造と同等
で、エミツタをビツト線にコレクタをワード線に
接続し両者の間に過大電流を流してエミツタ・ベ
ース間接合を破壊短絡して情報の書込みを行なう
ものである。
構造が通常のバイポーラトランジスタ構造と同等
で、エミツタをビツト線にコレクタをワード線に
接続し両者の間に過大電流を流してエミツタ・ベ
ース間接合を破壊短絡して情報の書込みを行なう
ものである。
第１図、第２図は従来のPROMの回路図、平
面図である。W1〜Woはワード線、B1〜Bnはビ
ツト線でその交差部にセルC11〜Cnoが設けられて
いる。DR１〜DRnはドライバで、例えばビツト
線B2−セルC12−ワード線W1の経路で書込み電流
を流して、セルC12の接合を短絡するものである。
なおセルC12は実際に短絡されている例である。
面図である。W1〜Woはワード線、B1〜Bnはビ
ツト線でその交差部にセルC11〜Cnoが設けられて
いる。DR１〜DRnはドライバで、例えばビツト
線B2−セルC12−ワード線W1の経路で書込み電流
を流して、セルC12の接合を短絡するものである。
なおセルC12は実際に短絡されている例である。
従来のPROMは第２図に示す様に、半導体基
板１の表面部に複数のコレクタ領域２を設け、そ
の中に複数のベース領域３、エミツタ領域４を設
けている。そしてコレクタ電極５は４〜８個毎に
設けられワード線W1，W2に接続されている。ま
たエミツタ領域４はその上のエミツタ電極を介し
てビツト線B1〜B7に接続される。
板１の表面部に複数のコレクタ領域２を設け、そ
の中に複数のベース領域３、エミツタ領域４を設
けている。そしてコレクタ電極５は４〜８個毎に
設けられワード線W1，W2に接続されている。ま
たエミツタ領域４はその上のエミツタ電極を介し
てビツト線B1〜B7に接続される。
例えば第２図の様なPROMの構造では、セル
４個毎に１個のコレクタ電極５が設けられている
ため、セルの位置により書込み電流のばらつきが
生じるという欠点がある。
４個毎に１個のコレクタ電極５が設けられている
ため、セルの位置により書込み電流のばらつきが
生じるという欠点がある。
セルへの書込みは、所望のビツト線、ワード線
に電流を流し、セルのベース領域３とエミツタ領
域４とのPN接合を逆バイアス電流により破壊短
絡し、導通状態に固定することにより行われる。
に電流を流し、セルのベース領域３とエミツタ領
域４とのPN接合を逆バイアス電流により破壊短
絡し、導通状態に固定することにより行われる。
その際、例えば第２図中のセルC12に書込もう
とした場合、ビツト線B2に流す書込み電流iwが左
右のコレクタ電極５へ分流（iw1，iw2）してしま
う。このことは、エミツタ領域４とベース領域３
とのPN接合部への書込み電流が分散し、電流の
集中度を低下させ、接合短絡のためにより大きな
電流を供給する必要があることを意味する。一方
では、セルC11を選択した場合はほとんど分流せ
ず、電流集中度が良く、より低い電流で接合短絡
可能となる。
とした場合、ビツト線B2に流す書込み電流iwが左
右のコレクタ電極５へ分流（iw1，iw2）してしま
う。このことは、エミツタ領域４とベース領域３
とのPN接合部への書込み電流が分散し、電流の
集中度を低下させ、接合短絡のためにより大きな
電流を供給する必要があることを意味する。一方
では、セルC11を選択した場合はほとんど分流せ
ず、電流集中度が良く、より低い電流で接合短絡
可能となる。
すなわち、セルC11とセルC12とではコレクタ電
極までのコレクタ抵抗（合成抵抗）が異なり、そ
の結果書込み電流が異なることになる。従つて書
込み不良を防止するため最悪の場合の書込み電流
を供給する必要があり周辺回路の増大等の原因と
なつていた。
極までのコレクタ抵抗（合成抵抗）が異なり、そ
の結果書込み電流が異なることになる。従つて書
込み不良を防止するため最悪の場合の書込み電流
を供給する必要があり周辺回路の増大等の原因と
なつていた。
このような問題点を解決する手段として、特開
昭55−55561号公報に、第３，４図の平面図、断
面図に示すセルの構造が提案されている。
昭55−55561号公報に、第３，４図の平面図、断
面図に示すセルの構造が提案されている。
この構造によると、細く分割したコレクタ領域
２の中に１個のコレクタ電極５とその両隣りにそ
れぞれ１個の計２個のベース領域３を設け、その
ようなコレクタ領域２を一列に並べている。即ち
セルC11，C12及びC13，C14をそれぞれ一組として
それぞれ独立したコレクタ領域２に設け、それに
対応してそれぞれ専用のコレクタ電極５を配して
いる。
２の中に１個のコレクタ電極５とその両隣りにそ
れぞれ１個の計２個のベース領域３を設け、その
ようなコレクタ領域２を一列に並べている。即ち
セルC11，C12及びC13，C14をそれぞれ一組として
それぞれ独立したコレクタ領域２に設け、それに
対応してそれぞれ専用のコレクタ電極５を配して
いる。
この様な構造にすれば書込み電流は、必ずセル
の一方（コレクタ電極５側）にのみ集中し、しか
も全てのセルについて同等の電流集中が生じるた
め、前述の問題点は解決される。
の一方（コレクタ電極５側）にのみ集中し、しか
も全てのセルについて同等の電流集中が生じるた
め、前述の問題点は解決される。
しかしながら、上記の様な構造では実際の大容
量で高速のPROMを構成しようとした場合、歩
留りの向上、高集積化及び高速化の点で重大な幣
害を伴う。以下説明する。
量で高速のPROMを構成しようとした場合、歩
留りの向上、高集積化及び高速化の点で重大な幣
害を伴う。以下説明する。
第４図に第３図の断面図を示す。第３図と同じ
部分には同じ番号を付した。７はN+型の埋込み
層でベース領域３の直下に設けられ、６はコレク
タコンタクト用のN+層でコレクタ電極５の下に
設けられ、埋込み層７に達するよう形成されてい
る。８は各コレクタ領域２を分離するためのP+
型分離拡散領域である。９はSiO2等の絶縁膜で
それぞれ開口部を設けて各電極を設けている。さ
らにワード線W1はPSG膜等の絶縁膜１０を介し
てセルアレイ上にAl等の金属配線により形成さ
れている。このワード線W1は、絶縁膜１０に設
けたスルホールTHを介してコレクタ電極５に接
続されている。
部分には同じ番号を付した。７はN+型の埋込み
層でベース領域３の直下に設けられ、６はコレク
タコンタクト用のN+層でコレクタ電極５の下に
設けられ、埋込み層７に達するよう形成されてい
る。８は各コレクタ領域２を分離するためのP+
型分離拡散領域である。９はSiO2等の絶縁膜で
それぞれ開口部を設けて各電極を設けている。さ
らにワード線W1はPSG膜等の絶縁膜１０を介し
てセルアレイ上にAl等の金属配線により形成さ
れている。このワード線W1は、絶縁膜１０に設
けたスルホールTHを介してコレクタ電極５に接
続されている。
まず、各コレクタ領域２には１つのコレクタ電
極５が設けられているだけであるため、電極５と
ワード線を結ぶ絶縁膜１０のスルホールTHや電
極５とコレクタ領域２とを結ぶための絶縁膜９へ
の開口部が不良に形成された場合、そのコレクタ
領域２のセルは救済されず不良セルとなる。即ち
コレクタ領域２をワード線W1に接続する他の手
段がないためである。メモリの容量が増して高密
度化してくると、特にビツト線B1，B2やコレク
タ電極５のための配線層とワード線W1等のため
の配線層とを結ぶスルホールTH形成の歩留りが
著しく低下するのが一般的で、そういう意味から
も第３，４図の構造は歩留り向上の弊害となる。
極５が設けられているだけであるため、電極５と
ワード線を結ぶ絶縁膜１０のスルホールTHや電
極５とコレクタ領域２とを結ぶための絶縁膜９へ
の開口部が不良に形成された場合、そのコレクタ
領域２のセルは救済されず不良セルとなる。即ち
コレクタ領域２をワード線W1に接続する他の手
段がないためである。メモリの容量が増して高密
度化してくると、特にビツト線B1，B2やコレク
タ電極５のための配線層とワード線W1等のため
の配線層とを結ぶスルホールTH形成の歩留りが
著しく低下するのが一般的で、そういう意味から
も第３，４図の構造は歩留り向上の弊害となる。
また各コレクタ領域２を第２図の如くビツト線
方向に分離するだけでなく、ワード線方向につい
ても分離する必要があり、そのために分離領域８
を設けることは高集積化にとつて大きな弊害とな
る。
方向に分離するだけでなく、ワード線方向につい
ても分離する必要があり、そのために分離領域８
を設けることは高集積化にとつて大きな弊害とな
る。
さらに、第４図の如き構造になるため、コレク
タ領域２と基体１との間の接合容量C1及び分離
拡散領域８との接合容量C2等が、各コレクタ領
域毎に形成され、それが全てワード線W1につな
がる。従つてワード線W1の負荷容量が飛躍的に
増大し、メモリの高速化にとつて重大な弊害とな
る。
タ領域２と基体１との間の接合容量C1及び分離
拡散領域８との接合容量C2等が、各コレクタ領
域毎に形成され、それが全てワード線W1につな
がる。従つてワード線W1の負荷容量が飛躍的に
増大し、メモリの高速化にとつて重大な弊害とな
る。
以上説明した従来の欠点、弊害を除去すること
を本発明は目的とする。
を本発明は目的とする。
本発明の特徴は、複数のワード線とビツト線と
を有し、その交差部にメモリセルを有してなる接
合短絡型プログラマブルリードオンリメモリにお
いて、 一導電型の半導体基板上に設けられた複数の反
対導電型の帯状コレクタ領域と、該コレクタ領域
内にそれぞれ一列に設けられた複数の一導電型の
ベース領域と、該ベース領域内にそれぞれ設けら
れた反対導電型のエミツタ領域と、該半導体基板
と帯状コレクタ領域との間に連続して埋設された
反対導電型で高不純物濃度の埋込み層と、該コレ
クタ領域に設けられ２個の隣り合うベース領域を
１組として各組の間に設けられたコレクタ電極と
を具備し、該エミツタ領域が該ビツト線に該コレ
クタ電極が該ワード線に接続されてなることにあ
る。
を有し、その交差部にメモリセルを有してなる接
合短絡型プログラマブルリードオンリメモリにお
いて、 一導電型の半導体基板上に設けられた複数の反
対導電型の帯状コレクタ領域と、該コレクタ領域
内にそれぞれ一列に設けられた複数の一導電型の
ベース領域と、該ベース領域内にそれぞれ設けら
れた反対導電型のエミツタ領域と、該半導体基板
と帯状コレクタ領域との間に連続して埋設された
反対導電型で高不純物濃度の埋込み層と、該コレ
クタ領域に設けられ２個の隣り合うベース領域を
１組として各組の間に設けられたコレクタ電極と
を具備し、該エミツタ領域が該ビツト線に該コレ
クタ電極が該ワード線に接続されてなることにあ
る。
以下本発明の一実施例を図面に従つて詳述す
る。第５図は本実施例の平面図で、第６図は第５
図のＡ−A′に沿つた断面図である。各部に付し
た番号は第３，４図のそれと同じである。
る。第５図は本実施例の平面図で、第６図は第５
図のＡ−A′に沿つた断面図である。各部に付し
た番号は第３，４図のそれと同じである。
本実施例ではコレクタ領域２を帯状に配置し、
基体１とコレクタ領域２との間に高不純物濃度の
埋込層７を連続的に設け、かつコレクタ電極５を
２個のベース領域３おきに配置している。すなわ
ち２個のメモリセル毎に１個のコレクタ電極を設
けている。コレクタ電極５はワード線W1，W2に
接続され、エミツタ領域４は電極を介してビツト
線B1〜B5に接続されている。ワード線及びビツ
ト線は例えば異なる層の金属配線により形成され
る。
基体１とコレクタ領域２との間に高不純物濃度の
埋込層７を連続的に設け、かつコレクタ電極５を
２個のベース領域３おきに配置している。すなわ
ち２個のメモリセル毎に１個のコレクタ電極を設
けている。コレクタ電極５はワード線W1，W2に
接続され、エミツタ領域４は電極を介してビツト
線B1〜B5に接続されている。ワード線及びビツ
ト線は例えば異なる層の金属配線により形成され
る。
本実施例ではこのような構処をとるため次のよ
うな作用効果を有する。
うな作用効果を有する。
(i) 第２図の従来例と比べて
まず、２個のセルおきにコレクタ電極５を設
けているため、ビツト線からの書込み電流はほ
とんど分流することなく、有効に電流集中が生
じる。今ビツト線B2とワード線W2を選んでセ
ルC22に書込もうとした場合、ビツト線B2から
の書込み電流は、ほとんど隣接するコレクタ電
極５ａ側に流れ、５ｂ側にはほとんど分流しな
い。それは構造上、セルC22からコレクタ電極
５ａ，５ｂまでの抵抗値R1，R2の比が、R1／
R20.06と非常に小さくなるためである。
けているため、ビツト線からの書込み電流はほ
とんど分流することなく、有効に電流集中が生
じる。今ビツト線B2とワード線W2を選んでセ
ルC22に書込もうとした場合、ビツト線B2から
の書込み電流は、ほとんど隣接するコレクタ電
極５ａ側に流れ、５ｂ側にはほとんど分流しな
い。それは構造上、セルC22からコレクタ電極
５ａ，５ｂまでの抵抗値R1，R2の比が、R1／
R20.06と非常に小さくなるためである。
ちなみに第２図に示した構造でセルC12を選
択した場合、R1／R20.67となり、ほぼ半分
づつ分流していた。
択した場合、R1／R20.67となり、ほぼ半分
づつ分流していた。
従つて本実施例によれば書込み電流のばらつ
きがなく、効果的にセルの破壊を行なうことが
できる。
きがなく、効果的にセルの破壊を行なうことが
できる。
なお本実施例では上記の如く有効に電流集中
が生じるため、またR1R2の合成抵抗はすべ
てのセルで同じ大きさで、かつ従来の合成抵抗
に比べ小さくなることから（すべてのセルがコ
レクタ電極に隣接するため）コレクタ領域２の
幅WIを狭くすることができる。従つて第２図
に比べコレクタ電極５が増えた分は、幅WIを
狭くすることで十分カバーして余りあるため、
高集積化の点での弊害はない。
が生じるため、またR1R2の合成抵抗はすべ
てのセルで同じ大きさで、かつ従来の合成抵抗
に比べ小さくなることから（すべてのセルがコ
レクタ電極に隣接するため）コレクタ領域２の
幅WIを狭くすることができる。従つて第２図
に比べコレクタ電極５が増えた分は、幅WIを
狭くすることで十分カバーして余りあるため、
高集積化の点での弊害はない。
(ii) 第３，４図の従来例に比べて、
まず、歩留りの向上が得られる。前述したよ
うに高集積化が進すと、絶縁膜１０等に形成す
るスルホールTHの歩留りが低下するが、例え
ばコレクタ電極５とワード線W1とを結ぶスル
ホールTHが１か所不良であつても、コレクタ
領域２には他の複数のコレクタ電極５が設けら
れるため、そこを介して書込み電流の供給や、
読出しを行なうことができる。従つて従来の様
にセルが全く不良になることはなく救済され
る。
うに高集積化が進すと、絶縁膜１０等に形成す
るスルホールTHの歩留りが低下するが、例え
ばコレクタ電極５とワード線W1とを結ぶスル
ホールTHが１か所不良であつても、コレクタ
領域２には他の複数のコレクタ電極５が設けら
れるため、そこを介して書込み電流の供給や、
読出しを行なうことができる。従つて従来の様
にセルが全く不良になることはなく救済され
る。
次に高集積化、大容量化が図れる。従来の様
に分離拡散領域８を設ける必要がなく、各セル
間の距離を最小にすることができる。
に分離拡散領域８を設ける必要がなく、各セル
間の距離を最小にすることができる。
さらに高速動作が図れる。本構造によれば、
前述した如き接合容量C1，C2がないため、従
来に比べてワード線の容量が小さくなり、高速
アクセスが可能となる。
前述した如き接合容量C1，C2がないため、従
来に比べてワード線の容量が小さくなり、高速
アクセスが可能となる。
なお、本実施例では帯状のコレクタ領域２間
の分離は、Ｖ型溝内に絶縁物を形成した絶縁層
分離構造（図示せず）により行われている。さ
らにコレクタ領域２の各ベース領域３の間及び
ベース領域３とコレクタ電極５に接続される
N+層６との間に、埋込み層７に達するＶ型絶
縁層１１を設けている。このＶ型絶縁層１１は
上記したコレクタ領域間の絶縁層を同一工程で
形成され、隣接するセル間に形成される
PNPNの寄生サイリスタがラツチアツプする
のを防止している。さらにＶ型絶縁層１１によ
り各拡散層３，６等がセルフアラインで形成で
き、高集積化の役に立つものである。
の分離は、Ｖ型溝内に絶縁物を形成した絶縁層
分離構造（図示せず）により行われている。さ
らにコレクタ領域２の各ベース領域３の間及び
ベース領域３とコレクタ電極５に接続される
N+層６との間に、埋込み層７に達するＶ型絶
縁層１１を設けている。このＶ型絶縁層１１は
上記したコレクタ領域間の絶縁層を同一工程で
形成され、隣接するセル間に形成される
PNPNの寄生サイリスタがラツチアツプする
のを防止している。さらにＶ型絶縁層１１によ
り各拡散層３，６等がセルフアラインで形成で
き、高集積化の役に立つものである。
以上説明したように本発明によれば、集積度を
向上させつつセルの接合部への電流集中を良好に
し、書込み電流のばらつきをなくし、安定したプ
ログラム動作を行なうことができる。さらに歩留
りの向上、高集積化及び高速化を図ることができ
る。
向上させつつセルの接合部への電流集中を良好に
し、書込み電流のばらつきをなくし、安定したプ
ログラム動作を行なうことができる。さらに歩留
りの向上、高集積化及び高速化を図ることができ
る。
第１図は一般的な接合破壊型PROMの回路図、
第２，３図は従来のPROMの平面図、第４図は
第３図の断面図、第５，６図は本発明の一実施例
のPROMの平面図及び断面図である。 図中、B1〜Bnはビツト線、W1〜Woはワード
線、C11〜Cno，１は半導体基板、２はコレクタ領
域、３はベース領域、４はエミツタ領域、５はコ
レクタ電極、７は埋込み層である。
第２，３図は従来のPROMの平面図、第４図は
第３図の断面図、第５，６図は本発明の一実施例
のPROMの平面図及び断面図である。 図中、B1〜Bnはビツト線、W1〜Woはワード
線、C11〜Cno，１は半導体基板、２はコレクタ領
域、３はベース領域、４はエミツタ領域、５はコ
レクタ電極、７は埋込み層である。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線とビツト線とを有し、その交
差部にメモリセルを有してなる接合短絡型プログ
ラマブルリードオンリメモリにおいて、 一導電型の半導体基板上に設けられた複数の反
対導電型帯状コレクタ領域と、 該コレクタ領域内にそれぞれ一列に設けられた
少なくとも４個以上の一導電型のベース領域と、 該ベース領域内にそれぞれ１個づつ設けられた
反対導電型のエミツタ領域と、 該半導体基板と帯状コレクタ領域との間に連続
して埋設された反対導電型で高不純物濃度の埋込
み層と、 該コレクタ領域に設けられ２個の隣り合うベー
ス領域を１組として各組の間に設けられたコレク
タ電極とを具備し、 該コレクタ電極と前記ベース領域の組とが該帯
状コレクタ領域の長手方向に沿つて交互に一列に
並設され、 該エミツタ領域が該ビツト線に該コレクタ電極
がワード線に接続されてなり、 該ビツト線よりワード線に電流を流すことによ
りエミツタ・ベース間の接合を短絡することで書
込みを行なうようにしてなることを特徴とする接
合短絡型プログラマブルリードオンリメモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124582A JPS5825260A (ja) | 1981-08-08 | 1981-08-08 | 接合短絡型プログラマブルリ−ドオンリメモリ |
| EP82304139A EP0072209A3 (en) | 1981-08-08 | 1982-08-05 | Junction short-circuiting-type programmable read-only memory device |
| US06/406,096 US4536858A (en) | 1981-08-08 | 1982-08-06 | Junction short-circuiting-type programmable read-only memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124582A JPS5825260A (ja) | 1981-08-08 | 1981-08-08 | 接合短絡型プログラマブルリ−ドオンリメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5825260A JPS5825260A (ja) | 1983-02-15 |
| JPH0346981B2 true JPH0346981B2 (ja) | 1991-07-17 |
Family
ID=14889032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56124582A Granted JPS5825260A (ja) | 1981-08-08 | 1981-08-08 | 接合短絡型プログラマブルリ−ドオンリメモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4536858A (ja) |
| EP (1) | EP0072209A3 (ja) |
| JP (1) | JPS5825260A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182160A (ja) * | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0644609B2 (ja) * | 1984-12-25 | 1994-06-08 | 日本電気株式会社 | 接合破壊型ｐｒｏｍ |
| JPS61154163A (ja) * | 1984-12-27 | 1986-07-12 | Nec Corp | 接合破壊型ｐｒｏｍ |
| JPS61231752A (ja) * | 1985-04-08 | 1986-10-16 | Nec Corp | 接合破壊型ｐｒｏｍ |
| JPS62125663A (ja) * | 1985-11-26 | 1987-06-06 | Nec Corp | 半導体記憶装置 |
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