JPS6237538B2 - - Google Patents
Info
- Publication number
- JPS6237538B2 JPS6237538B2 JP12835378A JP12835378A JPS6237538B2 JP S6237538 B2 JPS6237538 B2 JP S6237538B2 JP 12835378 A JP12835378 A JP 12835378A JP 12835378 A JP12835378 A JP 12835378A JP S6237538 B2 JPS6237538 B2 JP S6237538B2
- Authority
- JP
- Japan
- Prior art keywords
- collector
- write current
- collector electrode
- memory cell
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、半導体固定記憶装置に関し、特に接
合破壊型プログラマブル・リード・オンリ・メモ
リ（PROM）のメモリセルの構造に関する。
合破壊型プログラマブル・リード・オンリ・メモ
リ（PROM）のメモリセルの構造に関する。
従来の接合破壊型PROMメモリセルは、第１図
及び第２図に示す如く、４〜８個のセル毎に１個
のコレクタ引き上げを行なつている。図について
説明すると、第１図にその回路図、第２図に半導
体基板表面におけるトランジスタパターンを示し
ている。２は半導体基板表面１に設けられたコレ
クタ領域で、一定間隔をおいてコレクタ電極３，
４が設けられている。コレクタ電極３，４はワー
ド線Ｗに接続されるものである。コレクタ領域２
には複数のベース領域５〜８がそれぞれ独立して
設けられ、更にそれぞれのベース領域内にはエミ
ツタ領域９〜１２が設けられる。このベース領
域、エミツタ領域の形成法は、半導体装置製造分
野では公知の不純物選択拡散法が使用される。又
コレクタ領域、ベース領域、エミツタ領域のそれ
ぞれの表面は、必要な電極領域を除いてSiO2膜
等の絶縁薄膜で被われている。１３〜１６はエミ
ツタ領域上のSiO2膜に孔を開けた後、設けられ
た電極層でエミツタにのみ接続しており、それぞ
れビツト線として作用するものである。
及び第２図に示す如く、４〜８個のセル毎に１個
のコレクタ引き上げを行なつている。図について
説明すると、第１図にその回路図、第２図に半導
体基板表面におけるトランジスタパターンを示し
ている。２は半導体基板表面１に設けられたコレ
クタ領域で、一定間隔をおいてコレクタ電極３，
４が設けられている。コレクタ電極３，４はワー
ド線Ｗに接続されるものである。コレクタ領域２
には複数のベース領域５〜８がそれぞれ独立して
設けられ、更にそれぞれのベース領域内にはエミ
ツタ領域９〜１２が設けられる。このベース領
域、エミツタ領域の形成法は、半導体装置製造分
野では公知の不純物選択拡散法が使用される。又
コレクタ領域、ベース領域、エミツタ領域のそれ
ぞれの表面は、必要な電極領域を除いてSiO2膜
等の絶縁薄膜で被われている。１３〜１６はエミ
ツタ領域上のSiO2膜に孔を開けた後、設けられ
た電極層でエミツタにのみ接続しており、それぞ
れビツト線として作用するものである。
今、所望の情報を第２図のPROMのメモリセル
に書き込む場合には、B1〜B4のいずれかに書き
込み電流を流す。例えば、第２図で１４（B2）に
書き込み電流を流すと、ベース領域６とエミツタ
とのPN接合（逆バイアスされている）が破壊
し、導通状態に固定される。
に書き込む場合には、B1〜B4のいずれかに書き
込み電流を流す。例えば、第２図で１４（B2）に
書き込み電流を流すと、ベース領域６とエミツタ
とのPN接合（逆バイアスされている）が破壊
し、導通状態に固定される。
さて、第２図に示した従来のPROMのメモリセ
ルに書き込み電流を、例えば上述した様に１４
（B2）に流すと、その電流は矢印１７，１８の様
に分流する。このことは、書き込み電流が分散
し、電流集中度が落ち、接合破壊を起こすため
に、より大きな電流を流す必要が生じることを意
味する。一方、書き込み電流を一番端の電極層、
例えば１３（B1）に流す場合には、その電流はほ
とんどコレクタ電極３の方向に流れるため、電流
集中度が良く、それだけ低電流でも接合破壊を起
し得る。
ルに書き込み電流を、例えば上述した様に１４
（B2）に流すと、その電流は矢印１７，１８の様
に分流する。このことは、書き込み電流が分散
し、電流集中度が落ち、接合破壊を起こすため
に、より大きな電流を流す必要が生じることを意
味する。一方、書き込み電流を一番端の電極層、
例えば１３（B1）に流す場合には、その電流はほ
とんどコレクタ電極３の方向に流れるため、電流
集中度が良く、それだけ低電流でも接合破壊を起
し得る。
このように、従来のPROMのメモリセルでは、
書き込み電流値に約20〜30％のバラツキが生じ、
書き込み不良を防止するため全体として書き込み
電流を増加させなければならない欠点があつた。
このことは、周辺回路の素子として大容量のもの
を必要とし、メモリセルと周辺回路部分の面積の
アンバランスを招き、PROMの集積度を悪くする
原因にもなつている。
書き込み電流値に約20〜30％のバラツキが生じ、
書き込み不良を防止するため全体として書き込み
電流を増加させなければならない欠点があつた。
このことは、周辺回路の素子として大容量のもの
を必要とし、メモリセルと周辺回路部分の面積の
アンバランスを招き、PROMの集積度を悪くする
原因にもなつている。
そこで、本発明の目的は書き込み電流値のバラ
ツキを少なくし、全体として書き込み電流値を下
げ、周辺回路の面積を小さくし、集積度を高くす
ることを可能にするPROMのメモリセルを提案す
るにある。
ツキを少なくし、全体として書き込み電流値を下
げ、周辺回路の面積を小さくし、集積度を高くす
ることを可能にするPROMのメモリセルを提案す
るにある。
本発明は従来のメモリセルの欠点がコレクタ領
域２（第２図）に複数個のコレクタ電極が設けら
れ、しかも書込電流がそれぞれのコレクタ電極に
分流するようになつているため、電流集中度を落
している点に起因していることに着目し、本発明
のメモリではコレクタ領域を複数に分割し、それ
ぞれのコレクタ領域にコレクタ電極を設けしかも
１つのコレクタ領域内には１つのコレクタ電極に
のみ電流が流れるよう１つのコレクタ電極に関
し、対称的に一対のベース領域およびエミツタ領
域を配置したメモリセルから構成されて成ること
を特徴とするものである。
域２（第２図）に複数個のコレクタ電極が設けら
れ、しかも書込電流がそれぞれのコレクタ電極に
分流するようになつているため、電流集中度を落
している点に起因していることに着目し、本発明
のメモリではコレクタ領域を複数に分割し、それ
ぞれのコレクタ領域にコレクタ電極を設けしかも
１つのコレクタ領域内には１つのコレクタ電極に
のみ電流が流れるよう１つのコレクタ電極に関
し、対称的に一対のベース領域およびエミツタ領
域を配置したメモリセルから構成されて成ること
を特徴とするものである。
本発明のメモリセルでは、書き込み電流は各セ
ル一定方向のみに流れ、電流集中度が高くなり、
書き込みが極めて容易になる。
ル一定方向のみに流れ、電流集中度が高くなり、
書き込みが極めて容易になる。
特に、書き込み電流のバラツキが極めて少ない
ために、書き込み電流値を下げることができ、周
辺回路もそれに比例して小さくすることが可能と
なる。その結果PROM全体として集積度を高める
ことができる。
ために、書き込み電流値を下げることができ、周
辺回路もそれに比例して小さくすることが可能と
なる。その結果PROM全体として集積度を高める
ことができる。
第３図及び第４図は、本発明の実施例を説明す
る図で、第３図が回路図、第４図は半導体基板表
面を見た図である。第３図は第１図と全く同じ回
路である。図中、第１図、第２図と同符号は同一
部分を示している。
る図で、第３図が回路図、第４図は半導体基板表
面を見た図である。第３図は第１図と全く同じ回
路である。図中、第１図、第２図と同符号は同一
部分を示している。
第４図と第２図と比較して明らかに相違する部
分は、第２図のコレクタ領域２を第４図１９，２
０に２分割したことと、該分割されたコレクタ領
域にそれぞれコレクタ電極２１，２２を設けたこ
と、及びコレクタ電極の両側にベース領域及びエ
ミツタ領域をそれぞれ対称的に設けたことであ
る。この様な構造のメモリセルは、半導体装置製
造分野で公知の不純物拡散ホトレジ加工等の微細
加工技術を使用すれば容易に実現し得る。
分は、第２図のコレクタ領域２を第４図１９，２
０に２分割したことと、該分割されたコレクタ領
域にそれぞれコレクタ電極２１，２２を設けたこ
と、及びコレクタ電極の両側にベース領域及びエ
ミツタ領域をそれぞれ対称的に設けたことであ
る。この様な構造のメモリセルは、半導体装置製
造分野で公知の不純物拡散ホトレジ加工等の微細
加工技術を使用すれば容易に実現し得る。
第４図に示されたセルで、書き込み電流は矢印
２３，２４，２５，２６の様に流れ、各セル一定
方向である。その結果、本発明の実施例の結果で
は書き込み電流は、従来のセル（第２図図示）と
比較し、20〜30％の減少が可能であつた。
２３，２４，２５，２６の様に流れ、各セル一定
方向である。その結果、本発明の実施例の結果で
は書き込み電流は、従来のセル（第２図図示）と
比較し、20〜30％の減少が可能であつた。
第１図、第３図は接合破壊型PROMのメモリセ
ルの回路図、第２図は第１図の回路を半導体集積
回路に構成した場合の従来の半導体基板表面図、
第４図は本発明に係わるメモリセルの半導体基板
表面図である。 １……半導体基板表面、５〜８……ベース領
域、９〜１２……エミツタ領域、１３〜１６……
電極層、１９，２０……コレクタ領域、２１，２
２……コレクタ電極。
ルの回路図、第２図は第１図の回路を半導体集積
回路に構成した場合の従来の半導体基板表面図、
第４図は本発明に係わるメモリセルの半導体基板
表面図である。 １……半導体基板表面、５〜８……ベース領
域、９〜１２……エミツタ領域、１３〜１６……
電極層、１９，２０……コレクタ領域、２１，２
２……コレクタ電極。
Claims (1)
- １ 半導体基板に分割された複数の共通コレクタ
領域のそれぞれに形成されたメモリセルを具備す
る接合破壊型プログラマブルメモリにおいて、前
記メモリセルは、前記共通コレクタ領域の一部に
接続された１つのコレクタ電極と、前記コレクタ
電極を挾み、前記コレクタ電極に関し対称的に前
記共通コレクタ領域内に配置された一対のベース
領域と、前記一対のベース領域内にそれぞれ形成
され、前記コレクタ電極に関し対称的に配置され
た一対のエミツタ領域とから成り、前記メモリセ
ルの一対のエミツタ領域はそれぞれ異なる書き込
み電流供給用線路に接続され、選択された該書き
込み電流供給用線路には前記１つのコレクタ電極
を通して書き込み電流が供給されるように形成し
て成ることを特徴とする接合破壊型プログラマブ
ルメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12835378A JPS5555561A (en) | 1978-10-20 | 1978-10-20 | Junction destructive programmable memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12835378A JPS5555561A (en) | 1978-10-20 | 1978-10-20 | Junction destructive programmable memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5555561A JPS5555561A (en) | 1980-04-23 |
| JPS6237538B2 true JPS6237538B2 (ja) | 1987-08-13 |
Family
ID=14982712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12835378A Granted JPS5555561A (en) | 1978-10-20 | 1978-10-20 | Junction destructive programmable memory cell |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5555561A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1145829A (en) * | 1979-04-30 | 1983-05-03 | Robert C. Green | Digitally encoded abnormal tire condition indicating system |
| JPS5825260A (ja) * | 1981-08-08 | 1983-02-15 | Fujitsu Ltd | 接合短絡型プログラマブルリ−ドオンリメモリ |
| JPH0210105U (ja) * | 1988-07-04 | 1990-01-23 |
-
1978
- 1978-10-20 JP JP12835378A patent/JPS5555561A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5555561A (en) | 1980-04-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4287569A (en) | Semiconductor memory device | |
| JP3957013B2 (ja) | スタティックランダムアクセスメモリ装置 | |
| JPS6321351B2 (ja) | ||
| JPS6057707B2 (ja) | 記憶回路 | |
| US4382289A (en) | Semiconductor memory device | |
| JP2523488B2 (ja) | 半導体記憶装置 | |
| JPS6046545B2 (ja) | 相補型ｍｏｓ記憶回路装置 | |
| JPH0419711B2 (ja) | ||
| KR100293079B1 (ko) | 반도체장치 | |
| US4488350A (en) | Method of making an integrated circuit bipolar memory cell | |
| JPS6237538B2 (ja) | ||
| JPH0346981B2 (ja) | ||
| JPH0727980B2 (ja) | 高抵抗層を有する半導体装置 | |
| JP3400894B2 (ja) | スタティック型半導体記憶装置 | |
| JPS5819143B2 (ja) | 半導体メモリ装置 | |
| US5016075A (en) | Semiconductor memory device | |
| US5014243A (en) | Programmable read only memory (PROM) having circular shaped emitter regions | |
| JPS6329421B2 (ja) | ||
| US5166763A (en) | Static type semiconductor memory device and method of manufacturing thereof | |
| JP3089647B2 (ja) | 半導体メモリ | |
| JPS6024591B2 (ja) | 静電誘導トランジスタ読み出し専用記憶装置 | |
| JPS61222254A (ja) | 半導体記憶装置 | |
| JP2910456B2 (ja) | マスタースライス方式集積回路装置 | |
| JPS6220367A (ja) | 半導体記憶装置 | |
| JP3038896B2 (ja) | 半導体装置 |