JPH0347511B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はラスタスキヤンニング（luster
scan−ning）方式を用いるブラウン管表示装置
（以下CRTと略記する）において、１つのCRT
表示面上に２つの画像を合成して表示する画像表
示装置に関するものである。

従来この種の装置として第１図に示すものがあ
つた。第１図において、１０１は第１のビデオ
RAM、１０２は第２のビデオRAMで、ビデオ
RAMはまたリフレツシユメモリとも称される。
２はシリアルパラレル（serial−parallel）変換
部（以下SP変換部と略記する）、３はパラレルシ
リアル変換部（以下PS変換部と略記する）、４は
RAM１０１，１０２へのアドレスを切換えるア
ドレス切換部、５はプログラマブルCRTコント
ローラ（programmable CRT controller）、６
はタイミング（timing）発生部、７はアドレス
データ設定部、８はデータ入出力切換部である。

また、９〜２２はそれぞれ信号を示し、９は入
力画像信号、１０はCRTセパレータビデオ信号、
１１はCRT同期信号、１２は出力データ信号、
１３は入力アドレス信号、１４はデータ入出力切
換信号、１５，１７はそれぞれアドレス信号、１
６はアドレス切換信号、１８はビデオRAM切換
信号、１９はリードライト（read−write）切換
信号、２０はドツトクロツク信号、２１は画像デ
ータ、２２は基本クロツク信号である。

CRT（図に示してない）の掃引はCRT同期信
号１１によつて同期され、CRTの輝度はCRTセ
パレータビデオ信号１０によつて変調されて
CRT表示面上に画像が表示されることはテレビ
ジヨン受像機の場合と同様である。また入力画像
信号９はテレビジヨンカメラ等（図に示してな
い）からの画像信号であり、たとえばITVカメ
ラ、CCDカメラからの出力信号であつて、CRT
同期信号１１に対して同期された信号である。し
たがつて信号９，１０は共にビツト直列の形の信
号である。これに対しビデオRAM１０１，１０
２の中では連続する８ビツト（１バイト）を１ワ
ードとして、１アドレスに１ワードが格納されて
いる。したがつて信号９，１０とビデオRAM１
０１，１０２内での信号の形の間の相互変換のた
めにSP変換部２、PS変換部３が設けられる。

第１図に示す装置では、CRTセパレータビデ
オ信号１０は第１のビデオRAM１０１から読出
された画像データ２１で構成され、第２のビデオ
RAM１０２は入力画像信号９を１時記憶するた
めに用いられる。

画像データ２１を読出すときは、リードライト
切換信号１９を読出し制御とし、アドレスデータ
設定部７に設定された信号により、アドレス切換
信号１６はアドレス信号１５をアドレス信号１７
として出力し、ビデオRAM切換信号１８は
RAM１０１を選択し、RAM１０１のデータが
アドレスごとに読出され、画像データ２１として
PS変換部３に入力される。PS変換部３に８ビツ
ト１ワード（１バイト）ずつ入力された画像デー
タ２１はドツトクロツク信号２０により１ビツト
ずつ出力されてCRTセパレータビデオ信号１０
となる。

入力画像信号９をSP変換部２を経て画像デー
タ２１としてビデオRAM１０２に書込む場合
は、リードライト切換信号１９を書込み制御と
し、アドレスデータ設定部７に設定された信号に
より、アドレス切換信号１６はアドレス信号１５
をアドレス信号１７として出力し、ビデオRAM
切換信号１８はRAM１０２を選択し、RAM１
０２にはアドレス順に画像データ２１が書込まれ
る。

第２図はビデオRAM１０２のマツプを示す図
で、図の実線で示す矩形１０３はメモリの全領域
を示し、この領域が、入力画像信号９の発生源で
あるITVカメラ等の１フレームの画像信号に相
当し、斜線を施した矩形１０４の領域Ａは１フレ
ームの画像信号中領域Ａの部分だけをビデオ
RAM１０２の書込むことを意味する。領域Ａの
中心はｎバイト、Ｎラインの点にありその広さは
2mバイト、2Mラインとし、ｎ−ｍバイトＮ−Ｍ
ラインの点Ｐが書込み開始点となる。したがつ
て、領域Ａの画像信号をビデオRAM１０２に書
込むには領域Ａの大小に関係なく１フレームの走
査時間を必要とする。垂直同期周波数v＝55Hz
とすれば、１フレームの走査時間は１／v＝
18.18msである。

第３図はビデオRAM１０１のマツプを示す図
で、ビデオRAM１０２では第２図に示すアドレ
ス位置（ｎ−ｍバイト、Ｎ−Ｍラインが点Ｐ）に
ある領域ＡをビデオRAM１０１では第３図に示
すアドレス位置（ｘ＝ｋバイト＋αビツト、ｙラ
インが点Ｒ）に重ね合すべきことを示している。
ビデオRAM１０１，１０２への読出しと書込み
はワード単位（上述の例では１ワード＝１バイ
ト）に行われるので、第３図においてα＝０の特
別な場合は、ビデオRAM１０２の第２図の領域
Ａから読出してビデオRAM１０１の第３図の領
域Ａへ書込むことは比較的容易であるが、一般に
はα≠０であるため、従来は次のような手順によ
つて処理していた。

データ入出力切換信号１４を出力にして画像デ
ータ２１が出力データ信号１２となつて出力され
るよう制御する。また、アドレス切換信号１６は
アドレス切換部４を制御して入力アドレス信号１
３をアドレス信号１７として出力する。

第１図に示す回路の総合的な制御の為に電子計
算機が設けられ、その中央処理装置（以下CPU
と略記する。第１図には図示せず。）及び主記憶
装置（以下MMUと略記する。第１図には図示せ
ず。）が設けられており、入力アドレス信号１３
はCPUから与えられ、出力データ信号１２は
MMUへ格納される。MMUへ格納される信号は
CPUによるプログラム制御によつてソフトウエ
ア的に端数ビツトαの処理及びアドレス変換が行
われて、第２図のＡ領域の信号が第３図のＡ領域
の信号となつた後、CPUの制御によつて読出さ
れ出力データ信号１２としてデータ入出力切換部
８に向けて送出される。このときデータ入出力切
換信号１４はデータ入出力切換部８を制御し、信
号１２が画像データ２１としてビデオRAM１０
１に入力されるように接続する。このときのアド
レス信号１７は入力アドレス信号１３であり、リ
ードライト切換信号１９は書込みとしてビデオ
RAM１０１に与えられるから、画像データ２１
は入力アドレス信号１３の指定する位置へ書込ま
れる。

従来の装置は以上のように動作するので、ビデ
オRAM１０２から読出した画像データ２１を計
算機の中でソフトウエア的に端数ビツト処理及び
アドレス変換をして、再び画像データ２１として
ビデオRAM１０１に書込むのに長時間を必要と
し、数百ミリ秒から数秒を必要とする場合があ
り、これは入力画像信号９の信号源であるITV
の１フレームの時間18.18msの何倍かに相当し、
ITVからの入力画像信号９がフレームごとに変
化するような場合、CRTセパレータヒデオ信号
１０としてCRTに表示される入力画像信号は非
常に見づらいものとなるという欠点があつた。

この発明は従来の装置における上述の欠点を除
去するためになされたもので、簡単な回路を付加
して端数ビツト処理とアドレス変換を迅速に実行
することができる画像表示装置を提供することを
目的としている。

以下、図面についてこの発明の実施例を説明す
る。第４図はこの発明の一実施例を示すブロツク
図で、第１図と同一符号は同一又は相当部分を示
し、２３はビツトシフタ、２４はアドレス変換
部、２５は書込み画像データ、２６は読出し画像
データ、２７はシフト数制御信号、２８はアドレ
ス加算信号、２９は変換後アドレス信号、３０は
オア回路である。また、第４図のアドレス信号１
５を他のアドレス信号と区別して読出しアドレス
信号１５ということになる。

ビツトシフタ２３はシフト数制御信号２７の指
示する数値だけビツトシフトする回路である。第
５図は第４図におけるビツトシフタ２３の動作を
説明する説明図で、第２図のＰ点を起点とする１
ワードのアドレスをADV１とし以下アドレスは
ADV１→ADV２→と変化するものとする。第５
図ａは変換部２から出力される画像データ２１の
内容を示し、時刻T₁ではアドレスADV１に相当
する部分の１ワードが、時刻T₂ではアドレス
ADV２に相当する部分の１ワードが出力される
ことを示す。このような画像データ２１を第２の
ビデオRAM１０２内の第３図に示す位置に格納
する為に端数のαビツトの処理を行うためのビツ
トシフタ２３は、たとえば、１ワード容量のシフ
トレジスタ２個SR１，SR２から構成されてお
り、各ラインの最初においてSR１，SR２共０に
リセツトされ、T₁の時点でSP変換部２の出力が
SR２に書込まれ第５図ｂに示すとおりになる。
第５図ｂに示す内容を左へ（ｐ−α）ビツトシフ
トすると第５図ｃに示す内容となる。ここにｐは
SR１，SR２のビツト数すなわち１ワードのビツ
ト数で、図に示す実施例ではｐ＝８、α＝５であ
る。第５図ｃに示す内容はSR１から見れば、
ADV１の内容を右へα（α＝５）ビツトシフトし
たと等価であるので、これを書込み画像データ２
５の１ワードとして出力する。次に第５図ｃの内
容を左にαビツトシフトすると第５図ｄの如くな
り、これは第５図ｂの状態から左にｐビツトシフ
トしたと同じである。T₂時点でSP変換部２の出
力をSR２に書込むと第５図ｅの状態となり、こ
れを左に（ｐ−α）ビツトシフトすると第５図ｆ
の状態となり、この時のSR１の内容を書込み画
像データ２５の次のワードとして出力する。以上
のような動作を繰返すことによつて、端数αの処
理が行われる。このシフト処理においてｐは既知
であり、αは第３図のＲ点の位置から定められ、
シフト数制御信号２７としてビツトシフタ２３に
入力される。

端数処理の終つた書込み画像データ２５をビデ
オRAM１０２の第３図に示す領域Ａに書込むた
めには、Ｎ−Ｍライン、ｎ−ｍバイト（第２図）
に相当するアドレスをｙライン、ｋバイト（第３
図）に相当するアドレスに変換しなければならぬ
が、これはアドレス変換部２４において行われ
る。すなわち、読出しアドレス信号１５は第２図
に対応するアドレスを示すので、これに第３図Ｒ
点から端数のαビツトを除去した点のアドレスと
第２図ｐ点のアドレスとの差をアドレス加算信号
２８として出力しこれを読出しアドレス信号１５
に加算して変換後アドレス信号２９として出力
し、この変換後アドレス信号２９をアドレス信号
１７としてビデオRAM１０２へ書込み画像デー
タ２５を書込めば、第２図の領域Ａに示す画像デ
ータがビデオRAM１０２内では第３図の領域Ａ
に示す位置に書込まれる。

ビデオRAM１０１と１０２に格納されている
画像データを合成して表示するには、読出しアド
レス信号１５をアドレス信号１７としてRAM１
０１と１０２を同一のアドレス信号により同時に
読出して、それぞれPS変換部３でビツト直列の
形の信号とし、オア回路３０によつて合成して
CRTセパレータビデオ信号１０とすることがで
きる。

以上のようにこの発明によると、合成画像の生
成時間は最大の場合においても２フレーム時間
（前述の例では18.18ms×２＝36・36ms）となり、
処理時間を著しく短縮することができる。

【図面の簡単な説明】

第１図は従来の装置を示すブロツク図、第２図
は第１図の第２のビデオRAMのマツプを示す
図、第３図は第１図の第１のビデオRAMのマツ
プを示す図、第４図はこの発明の一実施例を示す
ブロツク図、第５図は第４図のビツトシフタの動
作を説明する説明図である。 １０１……第１のビデオRAM、１０２……第
２のビデオRAM、２……SP変換部、３……PS
変換部、２３……ビツトシフタ、２４……アドレ
ス変換部。なお、図中同一符号は同一又は相当部
分を示す。

Claims (1)

1. 【特許請求の範囲】 １ ラスタスキヤンニング方式を用い、ブラウン
   管表示装置に第１の画像と第２の画像とを合成し
   て表示するための画像合成表示装置において、 上記第１の画像のビデオ信号の連続する所定ビ
   ツト数（以下ｐで表す）をそれぞれ１ワードとし
   て、各ワードをそれぞれのアドレス位置に記憶す
   る第１のビデオRAMと、 この第１のビデオRAMを読出す読出しアドレ
   ス信号の変化に同期した同期信号により上記ブラ
   ウン管表示装置の掃引を行う手段と、 上記同期信号に同期して出力され上記第２の画
   像を表すビツト直列の形の入力画像信号を入力
   し、ｐビツト１ワードの並列信号の形の画像デー
   タとして出力するシリアルパラレル変換部と、 上記画像データの１ワードの後部のαビツト
   （αは１乃至ｐ−１の整数）とこれに接続するワ
   ードの前部のｐ−αビツトとを連結してｐビツト
   １ワードの書込み画像データとして出力するビツ
   トシフタと、 上記読出しアドレス信号に所望の数値を加算し
   て変換後アドレス信号として出力するアドレス変
   換部と、 上記変換後アドレス信号で指定されるアドレス
   位置へ上記書込み画像データが書込まれる第２の
   ビデオRAMと、 上記読出しアドレス信号によつて上記第１及び
   第２のビデオRAMから同時にビデオ信号を読出
   して合成信号を生成する手段とを備えたことを特
   徴とする画像合成表示装置。