JPH0347792B2 - - Google Patents
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- Publication number
- JPH0347792B2 JPH0347792B2 JP59142024A JP14202484A JPH0347792B2 JP H0347792 B2 JPH0347792 B2 JP H0347792B2 JP 59142024 A JP59142024 A JP 59142024A JP 14202484 A JP14202484 A JP 14202484A JP H0347792 B2 JPH0347792 B2 JP H0347792B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse
- frame
- code
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/22—Arrangements affording multiple use of the transmission path using time-division multiplexing
- H04L5/225—Arrangements affording multiple use of the transmission path using time-division multiplexing combined with the use of transition coding
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は対向する装置間で絶対遅延時間が一定
であることを必要とするパルス信号（時間基準パ
ルス）、または対向する装置間で同期を必要とし、
その絶対遅延時間が一定であることを必要とする
同期パルス信号をPCM回線にて効率よく伝送す
る装置に関するものである。
であることを必要とするパルス信号（時間基準パ
ルス）、または対向する装置間で同期を必要とし、
その絶対遅延時間が一定であることを必要とする
同期パルス信号をPCM回線にて効率よく伝送す
る装置に関するものである。
(2) 従来技術及び問題点
従来この種装置は第１図に示すような構成を有
する。
する。
その動作は各部の信号波形およびタイムチヤー
トを示す第２図を参照して説明すると、伝送する
パルス信号ａはサンプリング回路１およびサンプ
リングパルス発生器３から供給されるサンプリン
グパルスｂによつてパルス振幅変調器ｃに変換
し、パルス変換回路２およびチヤンネルとパルス
によつてPCM一次群（1.544MHz）のフレーム構
成に従つて指定チヤンネル位置に挿入する為のパ
ルス信号ｄに変換し、PCM多重変換装置送信部
４によつて他の信号と多重化して伝送路５に送出
する。
トを示す第２図を参照して説明すると、伝送する
パルス信号ａはサンプリング回路１およびサンプ
リングパルス発生器３から供給されるサンプリン
グパルスｂによつてパルス振幅変調器ｃに変換
し、パルス変換回路２およびチヤンネルとパルス
によつてPCM一次群（1.544MHz）のフレーム構
成に従つて指定チヤンネル位置に挿入する為のパ
ルス信号ｄに変換し、PCM多重変換装置送信部
４によつて他の信号と多重化して伝送路５に送出
する。
即ち、伝送するパルス信号をサンプリングし、
その情報を圧縮する事で、PCM伝送路のフレー
ム構成と同様のチヤンネル形式に直し、PCM多
重化装置に入力される一般のデータと共に多重化
されでんそうされる。
その情報を圧縮する事で、PCM伝送路のフレー
ム構成と同様のチヤンネル形式に直し、PCM多
重化装置に入力される一般のデータと共に多重化
されでんそうされる。
受信側でPCM多重変換装置受信部６によつて
本信号伝送に該当するチヤンネル位置の信号ｅを
選択しパルス逆変換回路７およびデサンプリング
パルス再生回路９から供給されるデサンプリング
パルスｇによつて送信部信号ｃに相当するパルス
振幅変調波ｆに変換し、デサンプリング回路８お
よびデサンプリングパルスｇによつて復号化し、
もとの信号ａに相当する信号ｈを出力する。
本信号伝送に該当するチヤンネル位置の信号ｅを
選択しパルス逆変換回路７およびデサンプリング
パルス再生回路９から供給されるデサンプリング
パルスｇによつて送信部信号ｃに相当するパルス
振幅変調波ｆに変換し、デサンプリング回路８お
よびデサンプリングパルスｇによつて復号化し、
もとの信号ａに相当する信号ｈを出力する。
第２図中、T1は伝送路５による遅延時間であ
り、T2は本システム総合の遅延時間である。
り、T2は本システム総合の遅延時間である。
上記の様な装置は、送信側パルス信号ａと受信
側パルス信号ｈとの遅延時間T2の最大誤差はサ
ンプリングパルス周期ｔとなる為、誤差を小さく
するにはサンプリング周期ｔを小さくすることが
必要であり、これは同一時間内に伝送するパルス
数が多くなることであり、PCM伝送路において、
本装置が使用するビツト数が多くなり、伝送効率
が低下する欠点があつた。
側パルス信号ｈとの遅延時間T2の最大誤差はサ
ンプリングパルス周期ｔとなる為、誤差を小さく
するにはサンプリング周期ｔを小さくすることが
必要であり、これは同一時間内に伝送するパルス
数が多くなることであり、PCM伝送路において、
本装置が使用するビツト数が多くなり、伝送効率
が低下する欠点があつた。
(3) 発明の目的
本発明は、伝送する基準時間パルスの時間誤差
を小さくする為にサンプリング周期ｔを小さくす
るとともに基準フレームビツト又は任意に定めた
特定ビツトからのサンプリングパルス数をコード
化することによつてPCM伝送路における使用ビ
ツト数を大幅に減少させることができる基準時間
パルスの伝送回路を提供するものである。
を小さくする為にサンプリング周期ｔを小さくす
るとともに基準フレームビツト又は任意に定めた
特定ビツトからのサンプリングパルス数をコード
化することによつてPCM伝送路における使用ビ
ツト数を大幅に減少させることができる基準時間
パルスの伝送回路を提供するものである。
(4) 発明の構成および作用の説明
以下図面を参照して本発明の一実施例を説明す
る。
る。
第３図は本発明の一実施例を示すブロツク図、
第４図は動作説明の為のPCM一次群フレーム構
成図である。
第４図は動作説明の為のPCM一次群フレーム構
成図である。
伝送しようとする基準時間パルス信号ａはパル
ス計数回路１４の計数をストツプさせる。パルス
計数回路１４は、PCM一次群のフレームパルス
によつてクロツクパルス（実施例では
1.544MBPSであり、0.65μs間隔）の計数をスタ
ートし、１フレーム193ビツト計数すると次のフ
レームパルスによつて零復帰と同様に再び計数を
スタートする動作を繰り返しており、前記信号ａ
によつてストツプされるまで繰返す。
ス計数回路１４の計数をストツプさせる。パルス
計数回路１４は、PCM一次群のフレームパルス
によつてクロツクパルス（実施例では
1.544MBPSであり、0.65μs間隔）の計数をスタ
ートし、１フレーム193ビツト計数すると次のフ
レームパルスによつて零復帰と同様に再び計数を
スタートする動作を繰り返しており、前記信号ａ
によつてストツプされるまで繰返す。
信号ａによつてストツプされた計数値Ｎは（フ
レームパルスから信号ａの変化点までの時間は
0.65μs×Ｎで表わされる）符号化回路１５によつ
てｎビツトの符号化（実施例では８ビツを使用
し、２進符号化）を行つた後、選択回路１６に送
出する。選択回路１６は、通常は常時送出パター
ン発生回路１８からの常時送出パターン（実施例
ではオールマーク）を選択出力しているが、信号
ａの変化点があると信号ａの変化点が含まれるフ
レームの次の１フレームのみ頭出しコードパター
ン発生回路１７からの頭出しパターン（実施例で
はオールスペース）を選択出力し、その次のフレ
ームからは符号化回路１５からの符号を選択し、
３フレーム連続出力した後、元の常時送出パター
ンの選択出力に復帰する。
レームパルスから信号ａの変化点までの時間は
0.65μs×Ｎで表わされる）符号化回路１５によつ
てｎビツトの符号化（実施例では８ビツを使用
し、２進符号化）を行つた後、選択回路１６に送
出する。選択回路１６は、通常は常時送出パター
ン発生回路１８からの常時送出パターン（実施例
ではオールマーク）を選択出力しているが、信号
ａの変化点があると信号ａの変化点が含まれるフ
レームの次の１フレームのみ頭出しコードパター
ン発生回路１７からの頭出しパターン（実施例で
はオールスペース）を選択出力し、その次のフレ
ームからは符号化回路１５からの符号を選択し、
３フレーム連続出力した後、元の常時送出パター
ンの選択出力に復帰する。
選択回路１６の出力信号は、ビツト挿入回路１
３に送出され、PCM一次群フレーム構成の中の
任意の指定チヤンネル（実施例ではチヤンネル
８）位置に挿入して線路５に送出する。この様子
を第４図ｋに示す。
３に送出され、PCM一次群フレーム構成の中の
任意の指定チヤンネル（実施例ではチヤンネル
８）位置に挿入して線路５に送出する。この様子
を第４図ｋに示す。
回路１１は、バイポーラ→ユニポーラ変換回路
であり、回路１２はユニポーラ→バイポーラ変換
回路である。
であり、回路１２はユニポーラ→バイポーラ変換
回路である。
さらに回路１９は、PCM多重変換装置送信部
４からのPCM一次群信号より、1.544MBPSクロ
ツク、フレームパルス等を抽出し、本装置に必要
なクロツクパルス、フレームパルス及び挿入チヤ
ンネルパルス等を発生するパルス発生回路であ
る。
４からのPCM一次群信号より、1.544MBPSクロ
ツク、フレームパルス等を抽出し、本装置に必要
なクロツクパルス、フレームパルス及び挿入チヤ
ンネルパルス等を発生するパルス発生回路であ
る。
線路５を通つて受信したPCM一次群信号は、
変換器１１によりパイポーラ→ユニポーラ信号変
換した後、パルス分離回路２０によつて指定チヤ
ンネル（実施例ではチヤンネル８）の８ビツトの
みを分離し誤り訂正回路２１および頭出しコード
識別回路２２に出力する。
変換器１１によりパイポーラ→ユニポーラ信号変
換した後、パルス分離回路２０によつて指定チヤ
ンネル（実施例ではチヤンネル８）の８ビツトの
みを分離し誤り訂正回路２１および頭出しコード
識別回路２２に出力する。
頭出しコード識別回路２２は、パルス分離回路
２０からの指定チヤンネルデータ８ビツト）を頭
だしコード（実施例ではオールスペース）と比較
し、頭出しコードと識別した時一誤り訂正回路２
１を動作状態に制御して、頭出しコードの次のフ
レームから３フレーム分の指定チヤンネルのデー
タ（８ビツト）を多数決論理により誤り訂正を行
い正しい指定チヤンネルのデータを（８ビツト）
を復号化回路２３に出力する。
２０からの指定チヤンネルデータ８ビツト）を頭
だしコード（実施例ではオールスペース）と比較
し、頭出しコードと識別した時一誤り訂正回路２
１を動作状態に制御して、頭出しコードの次のフ
レームから３フレーム分の指定チヤンネルのデー
タ（８ビツト）を多数決論理により誤り訂正を行
い正しい指定チヤンネルのデータを（８ビツト）
を復号化回路２３に出力する。
復号化回路２３は、データ８ビツトから送信部
計数回路の計数値Ｎを復号化して、パルス計数回
路２４は計数停止情報として与える。パルス計数
回路２４は通常時は受信フレームパルスによつて
クロツクパルス（実施例では1.544MBPS……
0.65μs（間隔）の計数をスタートし、193ビツト計
数すると次のフレームパルスによつて零復帰し再
び計数をスタートする動作を繰り返す。そして、
復号化回路２３からのデータを基に数値を停止
し、その出力をパルス発生回路に出力する。パル
ス再生回路２５では、計数回路出力パルスと同一
タイミングで変化する送信部入力と同一波形のパ
ルスを出力する。この様子を第４図ｌ，ｈに示
す。
計数回路の計数値Ｎを復号化して、パルス計数回
路２４は計数停止情報として与える。パルス計数
回路２４は通常時は受信フレームパルスによつて
クロツクパルス（実施例では1.544MBPS……
0.65μs（間隔）の計数をスタートし、193ビツト計
数すると次のフレームパルスによつて零復帰し再
び計数をスタートする動作を繰り返す。そして、
復号化回路２３からのデータを基に数値を停止
し、その出力をパルス発生回路に出力する。パル
ス再生回路２５では、計数回路出力パルスと同一
タイミングで変化する送信部入力と同一波形のパ
ルスを出力する。この様子を第４図ｌ，ｈに示
す。
実施例によると本特置の遅延時間は第４図に示
すように符号化、復号化誤り訂正、パルス再生等
に要する５×Tfとなり、PCM一次群フレームの
周期（125μs）であるから625μsと一定となり、そ
の誤差は送信側フレームパルスと信号ａの変化点
までの時間t1と受信側フレームパルスと再生信号
ｈの変化点までの時間t1′との差となり、その値
は計数クロツクパルスの１パルス間隔0.65μs以下
となる。
すように符号化、復号化誤り訂正、パルス再生等
に要する５×Tfとなり、PCM一次群フレームの
周期（125μs）であるから625μsと一定となり、そ
の誤差は送信側フレームパルスと信号ａの変化点
までの時間t1と受信側フレームパルスと再生信号
ｈの変化点までの時間t1′との差となり、その値
は計数クロツクパルスの１パルス間隔0.65μs以下
となる。
伝送路を含めた全体の遅延時間は本装置の遅延
時間625μsと伝送路５で生じる遅延時間Ｔを合計
したものとなる。
時間625μsと伝送路５で生じる遅延時間Ｔを合計
したものとなる。
以上説明したように本発明はPCM伝送路で使
用するビツト数が、８ビツト（音声１チヤンネル
相当）でありながら、本装置で生じる遅延時間誤
差は0.65μs以下と非常に誤差を小さくすることが
出来ること、およびPCM伝送路で生じる符号誤
りについてもその誤りビツトが３連続フレーム中
の２フレーム以上の指定ビツト位置に生じない限
り、誤り訂正機能によつて正規の時間パルスが再
生できると言う顕著な効果がある。
用するビツト数が、８ビツト（音声１チヤンネル
相当）でありながら、本装置で生じる遅延時間誤
差は0.65μs以下と非常に誤差を小さくすることが
出来ること、およびPCM伝送路で生じる符号誤
りについてもその誤りビツトが３連続フレーム中
の２フレーム以上の指定ビツト位置に生じない限
り、誤り訂正機能によつて正規の時間パルスが再
生できると言う顕著な効果がある。
第１図および第２図は従来の基準時間パルスの
PCM伝送装置のブロツク図および同装置の各部
の信号波形およびタイムチヤート、第３図および
第４図は本発明の一実施例の基準時間パルスの
PCM伝送装置のブロツク図および同装置の動作
説明図である。 １はサンプリング回路、２はパルス変換回路、
３はサンプリングパルス発生器、４はPCM多重
変換装置送信部、５は伝送路、６はPCM多重変
換装置受信部、７はパルス逆変換回路、８はデサ
ンプリング回路、９はデサンプリングパルス再生
回路、１１はバイポーラ→ユニポーラ変換回路、
１２はユニポーラ→バイポーラ変換回路、１３は
パルス挿入回路、１４は計数回路、１５は符号化
回路、１６は選択回路、１７は頭出しコードパタ
ーン発生回路、１８は常時送出パターン発生回
路、１９はパルス発生回路、２０はパルス分離回
路、２１は誤り訂正回路、２２は頭出しコード識
別回路、２３は復号化回路、２４はパルス計数回
路、２５はパルス再生回路。
PCM伝送装置のブロツク図および同装置の各部
の信号波形およびタイムチヤート、第３図および
第４図は本発明の一実施例の基準時間パルスの
PCM伝送装置のブロツク図および同装置の動作
説明図である。 １はサンプリング回路、２はパルス変換回路、
３はサンプリングパルス発生器、４はPCM多重
変換装置送信部、５は伝送路、６はPCM多重変
換装置受信部、７はパルス逆変換回路、８はデサ
ンプリング回路、９はデサンプリングパルス再生
回路、１１はバイポーラ→ユニポーラ変換回路、
１２はユニポーラ→バイポーラ変換回路、１３は
パルス挿入回路、１４は計数回路、１５は符号化
回路、１６は選択回路、１７は頭出しコードパタ
ーン発生回路、１８は常時送出パターン発生回
路、１９はパルス発生回路、２０はパルス分離回
路、２１は誤り訂正回路、２２は頭出しコード識
別回路、２３は復号化回路、２４はパルス計数回
路、２５はパルス再生回路。
Claims (1)
- 【特許請求の範囲】 １ 伝送するパルス信号の変化がPCM一次群フ
レーム構成のフレームビツトと比較し、該フレー
ムビツトから何ビツト目にあるかを検出する検出
手段１４と、 該検出手段１４で検出したビツト数を符号化し
出力する符号化手段１５と、 頭出しコードパターンを出力する頭出しコード
パターン発生回路１７と、 常時送出パターンを出力する常時送出パターン
発生回路１８と、 通常は該常時送出パターン１８を選択出力し、
該パルス信号の変化が含まれるフレームの次の１
フレームのみ該頭出しコードパターン発生回路１
７からの該頭出しパターン出力を選択し、該頭出
しパターンを出力した次のフレームからは該符号
化回路１５からの符号を複数フレームに渡り選択
しする選択回路１６と、 該選択回路１６の出力をPCM一次群フレーム
中の任意の指定チヤンネルに挿入し線路５に送出
するビツト挿入回路１３と、 受信した信号から該指定チヤンネルを抽出する
パルス分離部２０と、 該パルス分離部２０からの該指定チヤンネルが
頭出しコードであるかを識別し、頭出しコードと
識別した時に、該パルス分離部２０に接続された
指定チヤンネルが入力される誤り訂正回路２１を
動作状態に制御する頭出しコード識別回路２２
と、 該誤り訂正回路２１は頭出しコードの次のフレ
ームか複数フレームに渡り、該指定チヤンネルの
多数決をとり誤り検定を行い正しいデータを出力
するものとし、該正しいデータを復号化する復号
化回路２３と、 該復号したデータから該フレームビツトから何
ビツト目にパルス信号の変化があるかを検出する
パルス検出手段を設けたことを特徴とする基準時
間パルスの伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14202484A JPS6121638A (ja) | 1984-07-09 | 1984-07-09 | 基準時間パルスの伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14202484A JPS6121638A (ja) | 1984-07-09 | 1984-07-09 | 基準時間パルスの伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6121638A JPS6121638A (ja) | 1986-01-30 |
| JPH0347792B2 true JPH0347792B2 (ja) | 1991-07-22 |
Family
ID=15305590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14202484A Granted JPS6121638A (ja) | 1984-07-09 | 1984-07-09 | 基準時間パルスの伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6121638A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0671276B2 (ja) * | 1986-12-16 | 1994-09-07 | 沖電気工業株式会社 | デ−タ伝送装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4933401A (ja) * | 1972-07-29 | 1974-03-27 |
-
1984
- 1984-07-09 JP JP14202484A patent/JPS6121638A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6121638A (ja) | 1986-01-30 |
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