JPH0348662B2 - - Google Patents
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- Publication number
- JPH0348662B2 JPH0348662B2 JP58087893A JP8789383A JPH0348662B2 JP H0348662 B2 JPH0348662 B2 JP H0348662B2 JP 58087893 A JP58087893 A JP 58087893A JP 8789383 A JP8789383 A JP 8789383A JP H0348662 B2 JPH0348662 B2 JP H0348662B2
- Authority
- JP
- Japan
- Prior art keywords
- diode
- input
- type
- conductivity type
- type region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体集積回路装置、特に酸化膜分
離を用いた半導体集積回路装置のサージ耐圧向上
に関するものである。
離を用いた半導体集積回路装置のサージ耐圧向上
に関するものである。
従来例によるこの種の酸化膜分離を用いた半導
体集積回路装置の入力部の等価回路を第１図に、
またその平面および断面図を第２図ａ，ｂに示し
てある。これらの各図において、符号１はｐ形基
板、２はn+形埋込み領域、３はこのn+形埋込み
領域２と他のn+形埋込み領域との間の洩れ電流
防止のためのp+形領域、４はｎ形エピタキシヤ
ル層、５はこのｎ形エピタキシヤル層４を他のｎ
形エピタキシヤル層から分離するための酸化膜、
６はアルミ配線８との接触をオーム性とすると共
に、配線８と埋込み領域２間の抵抗を下げるため
のn+形領域、７はｎ形エピタキシヤル層４の表
面を保護するための酸化膜、８は入子端子に接続
されるアルミ配線、９はGND端子に接続される
アルミ配線、１０は内部回路に接続されアルミ配
線、１１は入力シヨツトキバリアダイオード（以
下入力SBDと称す）、１２入力クランプダイオー
ド、１３はこの入力クランプダイオード１２のガ
ードリング、１４は寄生pnダイオードである。
体集積回路装置の入力部の等価回路を第１図に、
またその平面および断面図を第２図ａ，ｂに示し
てある。これらの各図において、符号１はｐ形基
板、２はn+形埋込み領域、３はこのn+形埋込み
領域２と他のn+形埋込み領域との間の洩れ電流
防止のためのp+形領域、４はｎ形エピタキシヤ
ル層、５はこのｎ形エピタキシヤル層４を他のｎ
形エピタキシヤル層から分離するための酸化膜、
６はアルミ配線８との接触をオーム性とすると共
に、配線８と埋込み領域２間の抵抗を下げるため
のn+形領域、７はｎ形エピタキシヤル層４の表
面を保護するための酸化膜、８は入子端子に接続
されるアルミ配線、９はGND端子に接続される
アルミ配線、１０は内部回路に接続されアルミ配
線、１１は入力シヨツトキバリアダイオード（以
下入力SBDと称す）、１２入力クランプダイオー
ド、１３はこの入力クランプダイオード１２のガ
ードリング、１４は寄生pnダイオードである。
こゝでこの従来装置の入力に正のサージ電圧、
すなわち瞬間的な高電圧が印加された場合、入力
SBD１１、入力クランプダイオード１２、寄生
pnダイオード１４が降伏して電流が流れる。そ
してこの降伏電流と降伏電圧の積に等しい電力
が、各ダイオードの接合部分で熱になり、接合部
分の温度が過大になるとダイオードが破壊され
る。そしてこの場合、降伏電圧には大差がなく、
降伏電流が多く流れるダイオードが破壊され易い
ものと考えてよく、降伏電圧を制御するダイオー
ドの直列抵抗はそれぞれ入力SBD１１が150Ω、
入力クランプダイオーオド１２が100Ω、寄生pn
ダイオード１４が500Ωと概算でき、このために
入力クランプダイオード１２が最も破壊され易い
ものであつた。
すなわち瞬間的な高電圧が印加された場合、入力
SBD１１、入力クランプダイオード１２、寄生
pnダイオード１４が降伏して電流が流れる。そ
してこの降伏電流と降伏電圧の積に等しい電力
が、各ダイオードの接合部分で熱になり、接合部
分の温度が過大になるとダイオードが破壊され
る。そしてこの場合、降伏電圧には大差がなく、
降伏電流が多く流れるダイオードが破壊され易い
ものと考えてよく、降伏電圧を制御するダイオー
ドの直列抵抗はそれぞれ入力SBD１１が150Ω、
入力クランプダイオーオド１２が100Ω、寄生pn
ダイオード１４が500Ωと概算でき、このために
入力クランプダイオード１２が最も破壊され易い
ものであつた。
この発明の従来のこのような入力クランプダイ
オードの破壊に対する耐性を向上させるため、
n+形埋込み領域とp+形領域とを選択的に接触さ
せて適当な直列抵抗をもつpnダイオードを形成
させ、入力クランプダイオードに流れていた電流
の一部をp+形領域に流すようにして、高いサー
ジ電圧に耐えられる半導体集積回路装置を得よう
とするものである。
オードの破壊に対する耐性を向上させるため、
n+形埋込み領域とp+形領域とを選択的に接触さ
せて適当な直列抵抗をもつpnダイオードを形成
させ、入力クランプダイオードに流れていた電流
の一部をp+形領域に流すようにして、高いサー
ジ電圧に耐えられる半導体集積回路装置を得よう
とするものである。
以下、この発明装置の一実施例につき、第３図
および第４図を参照して詳細に説明する。
および第４図を参照して詳細に説明する。
この実施例装置においても、第３図は入力部の
等価回路図、第４図は同上断面図であつて、これ
らの各図中、前記第１図および第２図従来例と同
一符号は同一または相当部分を示しており、この
実施例装置では、前記n+形埋込み領域２とp+形
領域３とを接触させてpnダイオード１５を形成
させたものである。
等価回路図、第４図は同上断面図であつて、これ
らの各図中、前記第１図および第２図従来例と同
一符号は同一または相当部分を示しており、この
実施例装置では、前記n+形埋込み領域２とp+形
領域３とを接触させてpnダイオード１５を形成
させたものである。
そして前記pnダイオード１５の直列抵抗は
150Ω、容量は2pFと概算でき、この程度の容量は
入力または出力については問題とならないが、半
導体集積回路内部では時間遅れの原因となるた
め、p+形領域３は入力段のn+形埋込み領域２と
のみ接触させるようにして、他のn+形埋込み領
域とは接触させないようにするのである。
150Ω、容量は2pFと概算でき、この程度の容量は
入力または出力については問題とならないが、半
導体集積回路内部では時間遅れの原因となるた
め、p+形領域３は入力段のn+形埋込み領域２と
のみ接触させるようにして、他のn+形埋込み領
域とは接触させないようにするのである。
この実施例構成であつて、入力に正のサージ電
圧が印加された場合を考える。さきにも述べたよ
うに、入力に接続される４つのダイオードの直列
抵抗は、入力SBD１１が150Ω、入力クランブダ
イオード１２が100Ω、寄生pnダイオード１４が
500Ω、pnダイオード１５が100Ωであるから、サ
ージ電圧によつて入力から流し込まれる電流のう
ち、pnダイオード１５を通るのは １／100／１／100＋１／150＋１／500＋１／100＝0.3
5 であつて、サージ電圧のエネルギのうち、35％相
当分がこのpnダイオードに吸収されることにな
り、入力クランプダイオード１２に発生する熱が
従来の65％に減少する。すなわち、換言すると、
入力のサージ耐圧を従来に比較して1.5倍（１／0.65 ＝1.5）に高めることができる。実験の結果、サ
ージ耐圧は、従来150Vであつたのが200V，170V
であつたのが230Vにそれぞれ向上し得た。
圧が印加された場合を考える。さきにも述べたよ
うに、入力に接続される４つのダイオードの直列
抵抗は、入力SBD１１が150Ω、入力クランブダ
イオード１２が100Ω、寄生pnダイオード１４が
500Ω、pnダイオード１５が100Ωであるから、サ
ージ電圧によつて入力から流し込まれる電流のう
ち、pnダイオード１５を通るのは １／100／１／100＋１／150＋１／500＋１／100＝0.3
5 であつて、サージ電圧のエネルギのうち、35％相
当分がこのpnダイオードに吸収されることにな
り、入力クランプダイオード１２に発生する熱が
従来の65％に減少する。すなわち、換言すると、
入力のサージ耐圧を従来に比較して1.5倍（１／0.65 ＝1.5）に高めることができる。実験の結果、サ
ージ耐圧は、従来150Vであつたのが200V，170V
であつたのが230Vにそれぞれ向上し得た。
そしてさらに高いサージ耐圧が必要な場合に
は、p+形領域３の濃度を高くすればよく、また
この場合、入力クランプダイオード１２に発生す
る以上の熱がpnダイオード１５に発明すること
になるが、pnダイオード１５の面積は入力クラ
ンプダイオード１２の面積の10倍程度に達するた
めに、単位面積当りの熱量は小さくて問題がな
い。
は、p+形領域３の濃度を高くすればよく、また
この場合、入力クランプダイオード１２に発生す
る以上の熱がpnダイオード１５に発明すること
になるが、pnダイオード１５の面積は入力クラ
ンプダイオード１２の面積の10倍程度に達するた
めに、単位面積当りの熱量は小さくて問題がな
い。
以上詳述したようにこの発明によれば、酸化膜
分離を用いた半導体集積回路装置にあつて、一方
導電形の埋込み領域に、他方の導電形領域を選択
的に接触形成させるだけの、極めて簡単な構成に
よりサージ耐圧を向上し得るものである。
分離を用いた半導体集積回路装置にあつて、一方
導電形の埋込み領域に、他方の導電形領域を選択
的に接触形成させるだけの、極めて簡単な構成に
よりサージ耐圧を向上し得るものである。
第１図および第２図ａ，ｂは従来例による半導
体集積回路装置を示す等価回路図および概要構成
の一部平面図、断面図であり、また第３図および
第４図はこの発明の一実施例による半導体集積回
路装置を示す等価回路図および概要構成の断面図
である。 １……ｐ形基板、２……n+形埋込み領域、３
……p+形領域、４……ｎ形エピタキシヤル層、
５……分離用酸化膜、６……n+形領域、７……
表面保護用酸化膜、８〜１０……アルミ配線、１
１……入力シヨツトキバリアダイオード、１２…
…入力クランプダイオード、１５……pnダイオ
ード（接合）。
体集積回路装置を示す等価回路図および概要構成
の一部平面図、断面図であり、また第３図および
第４図はこの発明の一実施例による半導体集積回
路装置を示す等価回路図および概要構成の断面図
である。 １……ｐ形基板、２……n+形埋込み領域、３
……p+形領域、４……ｎ形エピタキシヤル層、
５……分離用酸化膜、６……n+形領域、７……
表面保護用酸化膜、８〜１０……アルミ配線、１
１……入力シヨツトキバリアダイオード、１２…
…入力クランプダイオード、１５……pnダイオ
ード（接合）。
Claims (1)
- １ 第１導電形基板と、この基板に埋込まれた第
２導電形領域と、前記基板表面に形成された基板
よりも不純物濃度の高い第１導電形領域と、前記
第２導電形領域上に成長された第２または第１導
電形のエピタキシヤル層と、前記第１導電形領域
上にあつてエピタキシヤル層を分離する酸化膜と
を備え、前記第１導電領域と前記第２導電形領域
とを選択的に接合したことを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58087893A JPS59213155A (ja) | 1983-05-17 | 1983-05-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58087893A JPS59213155A (ja) | 1983-05-17 | 1983-05-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59213155A JPS59213155A (ja) | 1984-12-03 |
| JPH0348662B2 true JPH0348662B2 (ja) | 1991-07-25 |
Family
ID=13927559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58087893A Granted JPS59213155A (ja) | 1983-05-17 | 1983-05-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59213155A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6213006B2 (ja) * | 2013-07-19 | 2017-10-18 | 富士通セミコンダクター株式会社 | 半導体装置 |
| CN115356606B (zh) * | 2022-08-03 | 2025-04-29 | 北京芯可鉴科技有限公司 | 隔离器件耐压测试的装置、制造方法及耐压测试的方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4975280A (ja) * | 1972-11-24 | 1974-07-19 | ||
| JPS4982279A (ja) * | 1972-12-11 | 1974-08-08 | ||
| JPS5879735A (ja) * | 1981-11-06 | 1983-05-13 | Nec Corp | 半導体集積回路 |
-
1983
- 1983-05-17 JP JP58087893A patent/JPS59213155A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59213155A (ja) | 1984-12-03 |
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