JPH0348665B2 - - Google Patents
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- JPH0348665B2 JPH0348665B2 JP58028732A JP2873283A JPH0348665B2 JP H0348665 B2 JPH0348665 B2 JP H0348665B2 JP 58028732 A JP58028732 A JP 58028732A JP 2873283 A JP2873283 A JP 2873283A JP H0348665 B2 JPH0348665 B2 JP H0348665B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は相補形MOS回路素子（以下
「CMOS回路素子」と呼ぶ）の改良に関するもの
である。
「CMOS回路素子」と呼ぶ）の改良に関するもの
である。
CMOS回路素子は、消費電力が少なく、動作
電源電圧範囲が広いなどの利点をもつているの
で、近年急激に広く利用されている。
電源電圧範囲が広いなどの利点をもつているの
で、近年急激に広く利用されている。
第１図および第２図はそれぞれ従来のCMOS
回路素子の一例を示す断面図およびその等価回路
図である。
回路素子の一例を示す断面図およびその等価回路
図である。
図において、１はn-形半導体基板、２はn-形
半導体基板１の主面部の所要部分に設けられ後述
のｎチヤンネルMOSトランジスタ（以下
「n-MOSトランジスタ」と呼ぶ）を形成するため
のp-形アイランド領域、３はn-形半導体基板１
の主面部とp-形アイランド領域２の主面部とが
接する部分にこれらの両主面部の一部分にわたつ
て形成されたp+形ガードリング層である。なお、
p+形ガードリング層３は後述のVSS電極をp-形ア
イランド領域２にオーミツクコンタクトさせるた
めのp+形コンタクト層の役目もする。４はn-形
半導体基板１の主面部のp+形ガードリング層３
の外側のp+形ガードリング層３との間に所定距
離をおいた部分に形成されたｐチヤンネルMOS
トランジスタ（以下「ｐ−MOSトランジスタ」
と呼ぶ）のp+形ソース領域、５はn-形半導体
基板１の主面部のp+形ソース領域４とp+形ガー
ドリング層３との間にそれぞれ所定間隔をおいた
部分に形成されたｐ−MOSトランジスタのp+
形ドレイン領域、６はp+形ソース領域４の表面
の一部分上からn-形半導体基板１の主面のp+形
ソース領域４とp+形ドレイン領域５との間の部
分上を通つてp+形ドレイン領域５の表面の一部
分上にわたつて形成されたｐ−MOSトランジス
タのゲート絶縁膜、７はn-形半導体基板１の
主面部のp+形ソース領域４に関してp+形ドレイ
ン領域５側とは反対側の部分にp+形ソース領域
４に接して形成され後述のVDD電極をn-形半導体
基板１にオーミツクコンタクトさせるためのn+
形コンタクト層、８はp-形アイランド領域２の
主面部のp+形ガードリング層３のp+形ソース領
域５側の部分とは反対側の部分にp+形ガードリ
ング層３と接して形成されたｎ−MOSトランジ
スタのn+形ソース領域、９はｐ−形アイラン
ド領域２の主面部のn+形ソース領域８との間に
所定間隔をおいた部分に形成されたｎ−MOSト
ランジスタのn+形ドレイン領域、１０はn+形
ソース領域８の表面の一部分上からp-形アイラ
ンド領域２の主面のn+形ソース領域８とn+形ド
レイン領域９との間の部分上を通つてn+形ドレ
イン領域９の表面の一部上にわたつて形成された
ｎ−MOSトランジスタのゲート絶縁膜、１１
はｎ−形半導体基板１の、各領域２，４，５，
８，９および各層３，７の表面を含む主面の各ゲ
ート絶縁膜６，１０の形成部分以外の部分上に形
成された絶縁膜、１２はゲート絶縁膜６の表面上
にこれに重なり合うように形成され入力端子IN
が接続されるｐ−MOSトランジスタのゲート
電極、１３はゲート絶縁膜１０の表面上にこれに
重なり合うように形成され入力端子INが接続さ
れるｎ−MOSトランジスタのゲート電極、１
４は絶縁層１１のp+形ソース領域４の表面とn+
形コンタクト層７の表面とが接する部分上の部分
を貫通してこれらの両表面の一部分にわたつてオ
ーミツクコンタクトさせられ電源端子VDDが接続
されるｐ−MOSトランジスタのVDD電極、１５
は絶縁膜１１のn+形ソース領域８の表面とp+形
ガードリング層３の表面とが接する部分上の部分
を貫通してこれらの両表面の一部分にわたつてオ
ーミツクコンタクトさせられ電源端子VSSが接続
されるｎ−MOSトランジスタのVSS電極、１６
は絶縁膜１１のp+形ドレイン領域５の表面の一
部上の部分を貫通してこの表面の一部分にオーミ
ツクコンタクトさせられ出力端子OUTが接続さ
れるｐ−MOSトランジスタのソース電極、１
７は絶縁層１１のn+形ドレイン領域９の表面の
一部上の部分を貫通してこの表面の一部分にオー
ミツクコンタクトさせられ出力端子OUTが接続
されるｎ−MOSトランジスタのドレイン電極
である。
半導体基板１の主面部の所要部分に設けられ後述
のｎチヤンネルMOSトランジスタ（以下
「n-MOSトランジスタ」と呼ぶ）を形成するため
のp-形アイランド領域、３はn-形半導体基板１
の主面部とp-形アイランド領域２の主面部とが
接する部分にこれらの両主面部の一部分にわたつ
て形成されたp+形ガードリング層である。なお、
p+形ガードリング層３は後述のVSS電極をp-形ア
イランド領域２にオーミツクコンタクトさせるた
めのp+形コンタクト層の役目もする。４はn-形
半導体基板１の主面部のp+形ガードリング層３
の外側のp+形ガードリング層３との間に所定距
離をおいた部分に形成されたｐチヤンネルMOS
トランジスタ（以下「ｐ−MOSトランジスタ」
と呼ぶ）のp+形ソース領域、５はn-形半導体
基板１の主面部のp+形ソース領域４とp+形ガー
ドリング層３との間にそれぞれ所定間隔をおいた
部分に形成されたｐ−MOSトランジスタのp+
形ドレイン領域、６はp+形ソース領域４の表面
の一部分上からn-形半導体基板１の主面のp+形
ソース領域４とp+形ドレイン領域５との間の部
分上を通つてp+形ドレイン領域５の表面の一部
分上にわたつて形成されたｐ−MOSトランジス
タのゲート絶縁膜、７はn-形半導体基板１の
主面部のp+形ソース領域４に関してp+形ドレイ
ン領域５側とは反対側の部分にp+形ソース領域
４に接して形成され後述のVDD電極をn-形半導体
基板１にオーミツクコンタクトさせるためのn+
形コンタクト層、８はp-形アイランド領域２の
主面部のp+形ガードリング層３のp+形ソース領
域５側の部分とは反対側の部分にp+形ガードリ
ング層３と接して形成されたｎ−MOSトランジ
スタのn+形ソース領域、９はｐ−形アイラン
ド領域２の主面部のn+形ソース領域８との間に
所定間隔をおいた部分に形成されたｎ−MOSト
ランジスタのn+形ドレイン領域、１０はn+形
ソース領域８の表面の一部分上からp-形アイラ
ンド領域２の主面のn+形ソース領域８とn+形ド
レイン領域９との間の部分上を通つてn+形ドレ
イン領域９の表面の一部上にわたつて形成された
ｎ−MOSトランジスタのゲート絶縁膜、１１
はｎ−形半導体基板１の、各領域２，４，５，
８，９および各層３，７の表面を含む主面の各ゲ
ート絶縁膜６，１０の形成部分以外の部分上に形
成された絶縁膜、１２はゲート絶縁膜６の表面上
にこれに重なり合うように形成され入力端子IN
が接続されるｐ−MOSトランジスタのゲート
電極、１３はゲート絶縁膜１０の表面上にこれに
重なり合うように形成され入力端子INが接続さ
れるｎ−MOSトランジスタのゲート電極、１
４は絶縁層１１のp+形ソース領域４の表面とn+
形コンタクト層７の表面とが接する部分上の部分
を貫通してこれらの両表面の一部分にわたつてオ
ーミツクコンタクトさせられ電源端子VDDが接続
されるｐ−MOSトランジスタのVDD電極、１５
は絶縁膜１１のn+形ソース領域８の表面とp+形
ガードリング層３の表面とが接する部分上の部分
を貫通してこれらの両表面の一部分にわたつてオ
ーミツクコンタクトさせられ電源端子VSSが接続
されるｎ−MOSトランジスタのVSS電極、１６
は絶縁膜１１のp+形ドレイン領域５の表面の一
部上の部分を貫通してこの表面の一部分にオーミ
ツクコンタクトさせられ出力端子OUTが接続さ
れるｐ−MOSトランジスタのソース電極、１
７は絶縁層１１のn+形ドレイン領域９の表面の
一部上の部分を貫通してこの表面の一部分にオー
ミツクコンタクトさせられ出力端子OUTが接続
されるｎ−MOSトランジスタのドレイン電極
である。
このように構成された従来例では、ｐ−MOS
トランジスタのソース・ドレイン領域間耐圧
が、p+形ソース領域５およびp+形ソース領域４
とn-形半導体基板１との間にそれぞれ形成され
るpn接合の耐圧と、ゲート電極１２に印加され
るゲート電圧とで決まり、ｎ−MOSトランジス
タのソース・ドレイン領域間耐圧が、n+形ソ
ース領域８およびn+形ドレイン領域９とｐ−形
アイランド領域２との間にそれぞれ形成される
pn接合の耐圧と、ゲート電極１３に印加される
ゲート電圧とで決まる。一般に、ｐ−MOSトラ
ンジスタのゲート絶縁膜６の膜厚がｎ−MOS
トランジスタのゲート絶縁膜１０の膜厚と同一
であり、p-形アイランド領域２の不純物濃度が
n-形半導体基板１の不純物濃度より高いので、
ｎ−MOSトランジスタのソース・ドレイン領
域間耐圧がｐ−MOSトランジスタのソース・
ドレイン領域間耐圧より低い。従つて、この従来
例のVSS・VDD端子間耐圧はｎ−MOSトランジス
タのソース・ドレイン領域間耐圧BVSDとなる。
このｎ−MOSトランジスタのソース・ドレイ
ン領域間耐圧BVSDは、p-形アイランド領域２の
ゲート絶縁膜１０に接しゲート電極１３に印加さ
れるゲート電圧による電界の加わる表面部分での
耐圧がゲート電圧による電界の加わらない部分で
の耐圧より低いので、p-形アイランド領域２の
ゲート電圧による電界の加わる表面部分での耐圧
で決まる。
トランジスタのソース・ドレイン領域間耐圧
が、p+形ソース領域５およびp+形ソース領域４
とn-形半導体基板１との間にそれぞれ形成され
るpn接合の耐圧と、ゲート電極１２に印加され
るゲート電圧とで決まり、ｎ−MOSトランジス
タのソース・ドレイン領域間耐圧が、n+形ソ
ース領域８およびn+形ドレイン領域９とｐ−形
アイランド領域２との間にそれぞれ形成される
pn接合の耐圧と、ゲート電極１３に印加される
ゲート電圧とで決まる。一般に、ｐ−MOSトラ
ンジスタのゲート絶縁膜６の膜厚がｎ−MOS
トランジスタのゲート絶縁膜１０の膜厚と同一
であり、p-形アイランド領域２の不純物濃度が
n-形半導体基板１の不純物濃度より高いので、
ｎ−MOSトランジスタのソース・ドレイン領
域間耐圧がｐ−MOSトランジスタのソース・
ドレイン領域間耐圧より低い。従つて、この従来
例のVSS・VDD端子間耐圧はｎ−MOSトランジス
タのソース・ドレイン領域間耐圧BVSDとなる。
このｎ−MOSトランジスタのソース・ドレイ
ン領域間耐圧BVSDは、p-形アイランド領域２の
ゲート絶縁膜１０に接しゲート電極１３に印加さ
れるゲート電圧による電界の加わる表面部分での
耐圧がゲート電圧による電界の加わらない部分で
の耐圧より低いので、p-形アイランド領域２の
ゲート電圧による電界の加わる表面部分での耐圧
で決まる。
ところで、このｎ−MOSトランジスタでは、
n+形ソース領域８をエミツタ領域とし、p-形ア
イランド領域２のソース・ドレイン領域間の部分
をベース領域とし、n+形ドレイン領域９をコレ
クタ領域とする寄生ラテラルnpnトランジスタ５
０が存在している。そして、この寄生ラテラル
npnトランジスタ５０のベース・エミツタ領域間
に、p-形アイランド領域２の、ベース領域であ
る部分とエミツタ領域であるn+形ソース領域８
との間の部分での抵抗５１が接続されているの
で、寄生ラテラルnpnトランジスタ５０のコレク
タ・エミツタ領域間耐圧はBVCERとなり、この耐
圧BVCERは、抵抗５１の抵抗値が小さいので、ｎ
−MOSトランジスタのソース・ドレイン領域
間耐圧BVSDより高くなり、実質上の耐圧はｎ−
MOSトランジスタのソース・ドレイン領域間
耐圧BVSDとなる。
n+形ソース領域８をエミツタ領域とし、p-形ア
イランド領域２のソース・ドレイン領域間の部分
をベース領域とし、n+形ドレイン領域９をコレ
クタ領域とする寄生ラテラルnpnトランジスタ５
０が存在している。そして、この寄生ラテラル
npnトランジスタ５０のベース・エミツタ領域間
に、p-形アイランド領域２の、ベース領域であ
る部分とエミツタ領域であるn+形ソース領域８
との間の部分での抵抗５１が接続されているの
で、寄生ラテラルnpnトランジスタ５０のコレク
タ・エミツタ領域間耐圧はBVCERとなり、この耐
圧BVCERは、抵抗５１の抵抗値が小さいので、ｎ
−MOSトランジスタのソース・ドレイン領域
間耐圧BVSDより高くなり、実質上の耐圧はｎ−
MOSトランジスタのソース・ドレイン領域間
耐圧BVSDとなる。
さて、この従来例の入力端子INの電圧を電源
端子VSSの電圧と同一にした場合には、ｐ−MOS
トランジスタがオン状態になり、ｎ−MOSト
ランジスタがオフ状態になるので、ｎ−MOS
トランジスタのソース・ドレイン領域間に
VSS・VDD端子間の電源電圧が引火される。
端子VSSの電圧と同一にした場合には、ｐ−MOS
トランジスタがオン状態になり、ｎ−MOSト
ランジスタがオフ状態になるので、ｎ−MOS
トランジスタのソース・ドレイン領域間に
VSS・VDD端子間の電源電圧が引火される。
このような状態において、サージ電圧などの高
電圧がVSS・VDD端子間に印加されたときに、
VSS・VDD端子間に流れる電流IDDを第３図につい
て説明する。
電圧がVSS・VDD端子間に印加されたときに、
VSS・VDD端子間に流れる電流IDDを第３図につい
て説明する。
第３図はこの従来例の入力端子INの電圧を電
源端子VSSの電圧と同一にした場合におけるVSS・
VDD端子間の電圧VDDと電流IDDとの関係の一例を
示す図である。
源端子VSSの電圧と同一にした場合におけるVSS・
VDD端子間の電圧VDDと電流IDDとの関係の一例を
示す図である。
図において、横軸はVSS・VDDを示し、縦軸は
VSS・VDD端子間電流IDDを示す。
VSS・VDD端子間電流IDDを示す。
第３図に示すように、VSS・VDD端子間電圧VDD
がｘで図示するｎ−MOSトランジスタのソー
ス・ドレイン領域間耐圧BVSDに上昇すると、電
流IDDが電源端子VDDからオン状態であるｐ−
MOSトランジスタを通りｎ−MOSトランジス
タのn+ドレイン領域９、p-形アイランド領域
２ソース・ドレイン領域間のゲート絶縁膜１０に
接する表面部分およびn+形ソース領域８を経て
電源端子VSSへ流れ始める。更に、VSS・VDD端子
間電圧VDDが耐圧BVSD（図示Ｘ）以上に上昇する
と、電流IDDが急激に増大してp-形アイランド領
域２のソース・ドレイン領域間の部分すなわち寄
生ラテラルnpnトランジスタ５０のベース領域に
電子なだれ降伏が起こる。このような電子なだれ
降伏が起こると、寄生ラテラルnpnトランジスタ
５０のベース領域にそのエミツタ領域であるn+
形ソース領域８から電子がどんどん注入されるの
で、寄生ラテラルnpnトランジスタ５０の耐圧
が、BVCERからベース領域がオープン状態である
ときのＹで図示するコレクタ・エミツタ領域間耐
圧BVCEOに低下するいわゆる振り込み現象が生ず
る。そして、VSS・VDD端子間に印加される電源
電圧が寄生ラテラルnpnトランジスタ５０の耐圧
BCEOより高い場合には、上述の振り込み現象によ
つて、第３図に示すようにVSS・VDD端子間に大
きな電流IDDが流れて、素子が破壊するので、
VSS・VDD端子間に印加される電源電圧を寄生ラ
テラルnpnトランジスタ５０の耐圧BVCEOより高
くすることができず、VSS・VDD端子間耐圧の向
上を図ることは容易ではないという問題があつ
た。また、VSS・VDD端子間に印加される電源電
圧が寄生ラテラルnpnトランジスタ５０の耐圧
BVCEOより低い場合でも、サージ電圧などの高電
圧によつてｎ−MOSトランジスタのソース・
ドレイン領域間に電子なだれ降伏が起こると、ゲ
ート絶縁膜１０内に電子や正孔が注入されて、素
子の電気的特性が劣化するという問題もあつた。
がｘで図示するｎ−MOSトランジスタのソー
ス・ドレイン領域間耐圧BVSDに上昇すると、電
流IDDが電源端子VDDからオン状態であるｐ−
MOSトランジスタを通りｎ−MOSトランジス
タのn+ドレイン領域９、p-形アイランド領域
２ソース・ドレイン領域間のゲート絶縁膜１０に
接する表面部分およびn+形ソース領域８を経て
電源端子VSSへ流れ始める。更に、VSS・VDD端子
間電圧VDDが耐圧BVSD（図示Ｘ）以上に上昇する
と、電流IDDが急激に増大してp-形アイランド領
域２のソース・ドレイン領域間の部分すなわち寄
生ラテラルnpnトランジスタ５０のベース領域に
電子なだれ降伏が起こる。このような電子なだれ
降伏が起こると、寄生ラテラルnpnトランジスタ
５０のベース領域にそのエミツタ領域であるn+
形ソース領域８から電子がどんどん注入されるの
で、寄生ラテラルnpnトランジスタ５０の耐圧
が、BVCERからベース領域がオープン状態である
ときのＹで図示するコレクタ・エミツタ領域間耐
圧BVCEOに低下するいわゆる振り込み現象が生ず
る。そして、VSS・VDD端子間に印加される電源
電圧が寄生ラテラルnpnトランジスタ５０の耐圧
BCEOより高い場合には、上述の振り込み現象によ
つて、第３図に示すようにVSS・VDD端子間に大
きな電流IDDが流れて、素子が破壊するので、
VSS・VDD端子間に印加される電源電圧を寄生ラ
テラルnpnトランジスタ５０の耐圧BVCEOより高
くすることができず、VSS・VDD端子間耐圧の向
上を図ることは容易ではないという問題があつ
た。また、VSS・VDD端子間に印加される電源電
圧が寄生ラテラルnpnトランジスタ５０の耐圧
BVCEOより低い場合でも、サージ電圧などの高電
圧によつてｎ−MOSトランジスタのソース・
ドレイン領域間に電子なだれ降伏が起こると、ゲ
ート絶縁膜１０内に電子や正孔が注入されて、素
子の電気的特性が劣化するという問題もあつた。
この発明は、上述の問題を改善する目的でなさ
れたもので、アイランド領域の主面部に形成され
たMOSトランジスタのドレイン領域とツエナー
ダイオードを構成する半導体層を設け、このツエ
ナーダイオードの降伏電圧を上記MOSトランジ
スタのソース・ドレイン領域間の耐圧より低くし
て、サージ電圧などの高電圧によつて上記MOS
トランジスタのソース・ドレイン領域間に電子な
だれ降伏が起こらないようにすることによつて、
電源端子間耐圧の向上を図ることができるととも
に電気的特性の劣化を防止することができるよう
にしたCMOS回路素子を提供するものである。
れたもので、アイランド領域の主面部に形成され
たMOSトランジスタのドレイン領域とツエナー
ダイオードを構成する半導体層を設け、このツエ
ナーダイオードの降伏電圧を上記MOSトランジ
スタのソース・ドレイン領域間の耐圧より低くし
て、サージ電圧などの高電圧によつて上記MOS
トランジスタのソース・ドレイン領域間に電子な
だれ降伏が起こらないようにすることによつて、
電源端子間耐圧の向上を図ることができるととも
に電気的特性の劣化を防止することができるよう
にしたCMOS回路素子を提供するものである。
第４図はこの発明の一実施例のCMOS回路素
子を示す断面図である。
子を示す断面図である。
図において、第１図に示した従来例の符号と同
一符号は同等部分を示す。１００はp-形アイラ
ンド領域２の主面部のn+形ドレイン領域９のn+
形ソース領域８側とは反対側に接する部分に形成
されn+形ドレイン領域９とツエナーダイオード
１０１を構成するｐ形半導体層である。
一符号は同等部分を示す。１００はp-形アイラ
ンド領域２の主面部のn+形ドレイン領域９のn+
形ソース領域８側とは反対側に接する部分に形成
されn+形ドレイン領域９とツエナーダイオード
１０１を構成するｐ形半導体層である。
この実施例の構成は、ｐ形半導体層１００以外
は第１図に示した従来例の構成と同様である。
は第１図に示した従来例の構成と同様である。
次に、この実施例の入力端子INの電圧を電源
端子VSSの電圧と同一にした場合において、サー
ジ電圧などの高電圧がVSS・VDD端子間に印加さ
れたときにおけるVSS・VDD端子間に流れる電流
IDDについて説明する。
端子VSSの電圧と同一にした場合において、サー
ジ電圧などの高電圧がVSS・VDD端子間に印加さ
れたときにおけるVSS・VDD端子間に流れる電流
IDDについて説明する。
ここで、n+形ドレイン領域９とｐ形半導体層
１００とで構成されたツエナーダイオード１０１
の降伏電圧が、ｎ−MOSトランジスタのソー
ス・ドレイン領域間耐圧BVSDすなわち寄生ラテ
ラルnpnトランジスタ５０のコレクタ・エミツタ
領域間耐圧BVCERより低くなるように設定されて
いるものとする。
１００とで構成されたツエナーダイオード１０１
の降伏電圧が、ｎ−MOSトランジスタのソー
ス・ドレイン領域間耐圧BVSDすなわち寄生ラテ
ラルnpnトランジスタ５０のコレクタ・エミツタ
領域間耐圧BVCERより低くなるように設定されて
いるものとする。
このような状態において、サージ電圧などの高
電圧がVSS・VDD端子間に印加されると、ｎ−
MOSトランジスタのソース・ドレイン領域間
に電子なだれ降伏が起こる以前に、ツエナーダイ
オード１０１が降伏して、電流IDDが電流端子VDD
からｐ−MOSトランジスタおよびツエナーダ
イオード１０１を通り、p-形アイランド領域２
およびこれに並列に存在するp+形ガードリング
層３を経て電源端子VSSへ流れる。従つて、ｎ−
MOSトランジスタのソース・ドレイン領域間
に電子なだれ降伏が起こらないので、寄生ラテラ
ルnpnトランジスタ５０の耐圧がBVCERから
BVCEOへ低下する振り込み現象が生じないから、
VSS・VDD端子間電圧VDDを耐圧BCEOより高いｎ−
MOSトランジスタの耐圧BVSDとほぼ同一であ
る耐圧BVCERの近傍にまで向上させることができ
る。しかも、ｎ−MOSトランジスタのソー
ス・ドレイン領域間に電子なだれ降伏が起こらな
いので、この電子なだれ降伏による電子や正孔の
ゲート絶縁膜１０への注入がなく、素子の電気的
特性の劣化を防止することができる。もちろん、
素子の電気的特性の劣化を防止する対策のみであ
れば、ツエナーダイオード１０１の降伏電圧は寄
生ラテラルnpnトランジスタ５０の耐圧BVCEO以
下であつてもよい。
電圧がVSS・VDD端子間に印加されると、ｎ−
MOSトランジスタのソース・ドレイン領域間
に電子なだれ降伏が起こる以前に、ツエナーダイ
オード１０１が降伏して、電流IDDが電流端子VDD
からｐ−MOSトランジスタおよびツエナーダ
イオード１０１を通り、p-形アイランド領域２
およびこれに並列に存在するp+形ガードリング
層３を経て電源端子VSSへ流れる。従つて、ｎ−
MOSトランジスタのソース・ドレイン領域間
に電子なだれ降伏が起こらないので、寄生ラテラ
ルnpnトランジスタ５０の耐圧がBVCERから
BVCEOへ低下する振り込み現象が生じないから、
VSS・VDD端子間電圧VDDを耐圧BCEOより高いｎ−
MOSトランジスタの耐圧BVSDとほぼ同一であ
る耐圧BVCERの近傍にまで向上させることができ
る。しかも、ｎ−MOSトランジスタのソー
ス・ドレイン領域間に電子なだれ降伏が起こらな
いので、この電子なだれ降伏による電子や正孔の
ゲート絶縁膜１０への注入がなく、素子の電気的
特性の劣化を防止することができる。もちろん、
素子の電気的特性の劣化を防止する対策のみであ
れば、ツエナーダイオード１０１の降伏電圧は寄
生ラテラルnpnトランジスタ５０の耐圧BVCEO以
下であつてもよい。
なお、この実施例では、ｐ形半導体層１００と
n+ドレイン領域９とでツエナーダイオード１０
１を構成する場合であつたが、この発明は、p+
形ガードリング層３とn+形ドレイン領域９とが
互いに接合するようにしてツエナーダイオードを
構成する場合であつてもよい。また、この実施例
では、n-形半導体基板１を用いる場合であつた
が、この発明はp-形半導体基板を用いる場合に
も適用することができる。この場合には、この実
施例において、ｎ形領域をｐ形領域にし、ｐ形領
域をｎ形領域にすればよい。
n+ドレイン領域９とでツエナーダイオード１０
１を構成する場合であつたが、この発明は、p+
形ガードリング層３とn+形ドレイン領域９とが
互いに接合するようにしてツエナーダイオードを
構成する場合であつてもよい。また、この実施例
では、n-形半導体基板１を用いる場合であつた
が、この発明はp-形半導体基板を用いる場合に
も適用することができる。この場合には、この実
施例において、ｎ形領域をｐ形領域にし、ｐ形領
域をｎ形領域にすればよい。
以上、説明したように、この発明のCMOS回
路素子では、第１伝導形の半導体基板の主面部の
所要部分に第２伝導形のアイランド領域を形成
し、上記半導基板の主面部の上記アイランド領域
形成部分以外の部分に形成された第２伝導形チヤ
ネルの第１のMOSトランジスタと、上記アイラ
ンド領域の主面部に形成された第１伝導形チヤネ
ルの第２のMOSトランジスタとを備えたものに
おいて、上記第２のMOSトランジスタのドレイ
ン領域とツエナーダイオードを構成する第２伝導
形の半導体層を設け、上記ツエナーダイオードの
降伏電圧を上記第２のMOSトランジスタのソー
ス・ドレイン領域間の耐圧より低くしたので、サ
ージ電圧などの高電圧が電源端子間に印加された
場合でも、上記第２のMOSトランジスタのソー
ス・ドレイン領域間に電子なだれ降伏が起こる以
前に上記ツエナーダイオードが降伏して上記第２
のMOSトランジスタのソース・ドレイン領域間
には電子なだれ降伏が起こらない。従つて、従来
例のような寄生ラテラルトランジスタの耐圧が低
下する振り込み現象が生じないので、電源端子間
の耐圧を上記第２のMOSトランジスタのソー
ス・ドレイン間の耐圧の近傍にまで向上させるこ
とができる。しかも、上記第２のMOSトランジ
スタのソース・ドレイン領域間に電子なだれ降伏
が起こらないので、電子なだれ降伏による電子や
正孔の基づく素子の電気的特性の劣化を防止する
ことができる。
路素子では、第１伝導形の半導体基板の主面部の
所要部分に第２伝導形のアイランド領域を形成
し、上記半導基板の主面部の上記アイランド領域
形成部分以外の部分に形成された第２伝導形チヤ
ネルの第１のMOSトランジスタと、上記アイラ
ンド領域の主面部に形成された第１伝導形チヤネ
ルの第２のMOSトランジスタとを備えたものに
おいて、上記第２のMOSトランジスタのドレイ
ン領域とツエナーダイオードを構成する第２伝導
形の半導体層を設け、上記ツエナーダイオードの
降伏電圧を上記第２のMOSトランジスタのソー
ス・ドレイン領域間の耐圧より低くしたので、サ
ージ電圧などの高電圧が電源端子間に印加された
場合でも、上記第２のMOSトランジスタのソー
ス・ドレイン領域間に電子なだれ降伏が起こる以
前に上記ツエナーダイオードが降伏して上記第２
のMOSトランジスタのソース・ドレイン領域間
には電子なだれ降伏が起こらない。従つて、従来
例のような寄生ラテラルトランジスタの耐圧が低
下する振り込み現象が生じないので、電源端子間
の耐圧を上記第２のMOSトランジスタのソー
ス・ドレイン間の耐圧の近傍にまで向上させるこ
とができる。しかも、上記第２のMOSトランジ
スタのソース・ドレイン領域間に電子なだれ降伏
が起こらないので、電子なだれ降伏による電子や
正孔の基づく素子の電気的特性の劣化を防止する
ことができる。
第１図および第２図はそれぞれ従来のCMOS
回路素子の一例を示す断面図およびその等価回路
図、第３図は上記従来例の入力端子INの電圧を
電源端子VSSの電圧と同一にした場合における
VSS・VDD端子間の電圧VDDと電流IDDとの関係の一
例を示す図、第４図はこの発明の一実施例の
CMOS回路素子を示す断面図である。 図において、１はn-形半導体基板（第１伝導
形の半導体基板）、２はp-形アイランド領域（第
２伝導形のアイランド領域）、１００はｐ形半導
体層（第２伝導形の半導体層）、１０１はツエナ
ーダイオード、はｐ−MOSトランジスタ（第
１のMOSトランジスタ）、はｎ−MOSトラン
ジスタ（第２のMOSトランジスタ）である。な
お、図中同一符号はそれぞれ同一または相当部分
を示す。
回路素子の一例を示す断面図およびその等価回路
図、第３図は上記従来例の入力端子INの電圧を
電源端子VSSの電圧と同一にした場合における
VSS・VDD端子間の電圧VDDと電流IDDとの関係の一
例を示す図、第４図はこの発明の一実施例の
CMOS回路素子を示す断面図である。 図において、１はn-形半導体基板（第１伝導
形の半導体基板）、２はp-形アイランド領域（第
２伝導形のアイランド領域）、１００はｐ形半導
体層（第２伝導形の半導体層）、１０１はツエナ
ーダイオード、はｐ−MOSトランジスタ（第
１のMOSトランジスタ）、はｎ−MOSトラン
ジスタ（第２のMOSトランジスタ）である。な
お、図中同一符号はそれぞれ同一または相当部分
を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１伝導形の半導体基板、この半導体基板の
主面部に形成された第２伝導形のアイランド領
域、上記半導体基板の主面部の上記アイランド領
域形成部分以外の部分に形成された第２伝導形チ
ヤネルの第１のMOSトランジスタ、および上記
アイランド領域の主面部に形成された第１伝導形
チヤネルの第２のMOSトランジスタを備えたも
のにおいて、上記アイランド領域の主面部に上記
第２のMOSトランジスタのドレイン領域のソー
ス領域に対向する部分以外の部分と接して形成さ
れ上記第２のMOSトランジスタのドレイン領域
とツエナーダイオードを構成する第２伝導形の半
導体層を設け、上記ツエナーダイオードの降伏電
圧を上記半導体層を設けないときの上記第２の
MOSトランジスタのソース・ドレイン領域間の
耐圧よりも低くしたことを特徴とする相補形
MOS回路素子。 ２ 第２のMOSトランジスタのドレイン領域と
ツエナーダイオードを構成する第２伝導形の半導
体層が上記第２のMOSトランジスタの周囲に施
すガードリング層の働きをもすることを特徴とす
る特許請求の範囲第１項記載の相補形MOS回路
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028732A JPS59152659A (ja) | 1983-02-21 | 1983-02-21 | 相補形ｍｏｓ回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028732A JPS59152659A (ja) | 1983-02-21 | 1983-02-21 | 相補形ｍｏｓ回路素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59152659A JPS59152659A (ja) | 1984-08-31 |
| JPH0348665B2 true JPH0348665B2 (ja) | 1991-07-25 |
Family
ID=12256603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58028732A Granted JPS59152659A (ja) | 1983-02-21 | 1983-02-21 | 相補形ｍｏｓ回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59152659A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009099679A (ja) * | 2007-10-15 | 2009-05-07 | Mitsumi Electric Co Ltd | Ｍｏｓトランジスタ及びこれを用いた半導体集積回路装置 |
-
1983
- 1983-02-21 JP JP58028732A patent/JPS59152659A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59152659A (ja) | 1984-08-31 |
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