JPH0136347B2 - - Google Patents

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JPH0136347B2
JPH0136347B2 JP56188520A JP18852081A JPH0136347B2 JP H0136347 B2 JPH0136347 B2 JP H0136347B2 JP 56188520 A JP56188520 A JP 56188520A JP 18852081 A JP18852081 A JP 18852081A JP H0136347 B2 JPH0136347 B2 JP H0136347B2
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diode
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 発明の技術的背景 （発明の技術分野） この発明はモノリシツク集積整流ブリツジに関
する。
（従来技術） 集積回路用直流電圧電源はダイオード素子を含
む整流ブリツジによつて交流電圧より得ることが
できる。この考え方はそれ自身ブリツジも集積化
することを示唆している。しかしながら、それに
関してドイツ特許公報DE−OS1639177号中に示
されたような問題が生じて来る。すなわち発生す
る寄生トランジスタの影響を可能な限り抑制する
ことであり、上記公報では寄生トランジスタの電
流利得を減少させることによつて行なうことを提
案している。これを考慮すると対応するダイオー
ド素子の基体電流は無視できる程度に小さくな
り、装置はバイポーラ技術によつてモノリシツク
集積に適したものとなる。ドイツ特許公報DE−
OS1639177号によれば次のような実施例により達
成される。すなわち、１導電型の半導体基体に、
pn接合によつて絶縁されてダイオード素子を形
成するための反対導電型の層が形成され、そこに
それぞれ基体と同じ導電型の１つの領域と１個の
コンタクト領域が設けられ、それらは狭く長い条
帯として設計された基体と同じ導電型の領域とそ
れらを囲むできるだけ小さく、破壊電圧に応じて
選択されたコンタクト領域との間に間隔を有せし
め、コンタクト領域の幅は実質上絶縁区域中の少
数キヤリアの拡散長より大きくされている。
既知のバイポーラ技術によつて具体化された装
置は各ダイオード素子に対して、それ自身のいわ
ゆる絶縁された島が設けられ、それは或る程度の
表面の広さを必要とする。しかしながら、集積密
度が高い場合にはそれを許容することはできなく
なる。さらにまた、長く伸ばされたコンタクト領
域はそれに対応して表面の広さを必要とする。
発明の概要 この発明の目的は、従来のものより必要な表面
が狭くてよく、絶縁された島を形成する絶縁のた
めの拡散領域を省くことのできるようなモノリシ
ツク集積整流回路を提供することである。しかも
この回路においては、寄生トランジスタの影響を
回避することができる。
モノリシツク集積整流ブリツジは１導電型の半
導体基体とこの基体中に設けられた反対導電型の
少なくとも３個の領域とを備えた型式のものであ
る。第１、第２、第３、第４のブリツジのアーム
にそれぞれ１個のダイオード素子が形成される。
第１と第２のブリツジアームの第１および第２の
ダイオード素子はブリツジの第１の端子にそれら
のカソードが接続されている。第３と第４のアー
ム中に配置された第３および第４のダイオード素
子はそれらのアノードがブリツジのアームの第２
の端子に接続されている。第１と第３のダイオー
ド素子は第３の端子に接続され、第２と第４のダ
イオード素子は第４の端子に接続されている。第
１と第２のダイオード素子はそれぞれpnダイオ
ードを形成する３個の領域中の２個の領域を使用
して構成される。第３のダイオード素子は第１の
IGFET（絶縁ゲート電界効果トランジスタ）であ
り、第４のダイオード素子は第２のIGFETであ
つて、それらはその被制御電流路がそれぞれ第３
および第４のブリツジアーム中に配置され、３個
の領域中の第３の領域内に形成されている。
エンフアンスメント型の電界効果トランジスタ
の場合には第１のIGFETのゲートは第４の端子
に接続され、第２のIGFETのゲートは第３の端
子に接続される。
デプレシヨン型の電界効果トランジスタの場合
には、第１のIGFETゲートは第３の端子に接続
され、第２のIGFETゲートは第４の端子に接続
される。
この発明による集積整流ブリツジはそれ故
CMOS回路に必要な製造工程を使用することに
よつて製造することができる。何故ならば半導体
基体の構造はCMOS回路のそれに対応し、pn接
合はｐ型の状態でもｎ型の状態でも得ることがで
きるからである。
発明の実施例による説明 第１図には通常の形式の整流ブリツジの回路図
が示されており、ブリツジのアーム１′，２′にダ
イオード素子Ｄ１，Ｄ２がブリツジの端子の１つ
Ｐ１にカソードを接続されて配置され、ブリツジ
のアーム３′，４′にダイオード素子Ｄ３，Ｄ４が
対向する端子Ｐ２にアノードを接続されて配置さ
れている。直流電圧は端子Ｐ１′，Ｐ２から取り
出される。ブリツジのアーム１′，３′または２′，
４′の接続点である端子Ｐ３，Ｐ４に整流される
べき交流電圧が供給される。
第２図は、そのようなブリツジ回路を構成する
ことのできる半導体基体の構造を示す断面図であ
る。図においてダイオード素子Ｄ１〜Ｄ４は対応
するPN接合によつて具体化されている。ｎ型半
導体基体１中に通常のプレーナ技術によつてｐ型
領域２，３，４が形成され、領域３，４は半導体
基体１と共にpnダイオードＤ１′，Ｄ２′を形成
している。領域２内に２個のｎ型領域５，６が形
成され、それらはｐ型領域２と共にpnダイオー
ドＤ３′，Ｄ４′を形成している。ｐ型領域２とｎ
型半導体基体１との間のpn接合から第３図の等
価回路に示される第５のダイオード素子Ｄ５が生
じる。このダイオード素子はその破壊電圧が充分
に高い限り何等の擾乱作用もしない。
しかしながら、第３図による等価回路は、領域
２が半導体基体１内に充分深くまで形成されて、
垂直寄生トランジスタが領域５―２―１または６
―２―１によつて生じない場合にのみ使用するの
に適当な回路である。しかしながら、まだ結線さ
れていない基本素子（CMOSインバータ）が半
導体基体１および領域２より構成されている通常
のCMOS回路の半導体基体が、整流ブリツジを
形成するために第２図のように領域３乃至６を形
成された場合にはそのような条件は存在しない。
その場合には等価回路は第４図に示すようなもの
に対応するのが妥当であり、ダイオード素子Ｄ
３，Ｄ４はトランジスタＴ３′，Ｔ４′に置換さ
れ、それは各トランジスタのエミツターコレクタ
区間によつて交流電圧端子Ｐ３，Ｐ４と直流電圧
端子Ｐ１を短絡させる。
第５図はこの発明の第１の実施例を示し、第６
図は対応する等価回路を示す。整流ブリツジは第
１および第２のブリツジアーム１′，２′に２個の
pnダイオードＤ１，Ｄ２をそれぞれ備え、それ
らのカソードはブリツジアーム１′，２′間の端子
Ｐ１に接続されている。第１図における他の２個
のダイオードＤ３，Ｄ４の代りに２個のエンフア
ンスメント型のIGFET Ｔ３，Ｔ４がブリツジア
ーム３′，４′中にその被制御電流路を置くように
配置され、トランジスタＴ３のゲートは端子Ｐ４
へ、トランジスタＴ４のゲートは端子Ｐ３に接続
されている。すなわち、２個のトランジスタＴ
３，Ｔ４のゲートは整流ブリツジの交流電圧入力
端子へ交叉状に結合されている。
第５図においてｐ型領域２内のトランジスタＴ
３，Ｔ４はそこにトランジスタＴ３のｎ型（ソー
ス）領域１１およびトランジスタＴ４のｎ型（ソ
ース）領域１２、ならびに両トランジスタＴ３，
Ｔ４の共通の（ドレイン）領域１３を設けること
によつて形成されている。領域１１，１３或は１
２，１３は通常のようにその中間のスペース上に
設けられたゲート電極１５或は１６に電圧が供給
された時にそれらの間にチヤンネルが形成できる
ような相互間隔で配置される。ゲート電極の下に
はゲート絶縁層が配置されるが、図面を簡単にす
るため第５図には示していない。
この発明の構成によればトランジスタＴ３，Ｔ
４の各ソース領域１１，１２或は共通ドレイン領
域１３と領域２とで形成されるpn接合を通つて
電流が流れることはない。それはトランジスタＴ
３，Ｔ４の各チヤンネルを横切る電圧降下と同じ
大きさの寄生垂直トランジスタのベース電流とし
て作用し、したがつて、ソース―ドレイン電圧は
領域２中に形成されたpn接合の閾値電圧を超え
ることはない。
第７図は、この発明の第２の形式の実施例の回
路図を示し、２個のトランジスタＴ３，Ｔ４はデ
プリシヨン型のIGFETである。トランジスタＴ
３のゲートは端子Ｐ３に接続され、トランジスタ
Ｔ４のそれは端子Ｐ４に接続される。
トランジスタＴ３，Ｔ４の順方向抵抗を対応し
て選択することによつて、この発明による、第５
図および第６図に示された整流ブリツジはブリツ
ジ中の過電流の場合においても垂直寄生npnトラ
ンジスタが出力直流電圧を制限するように作用す
る如く設計することができる。
第８図および第９図は端子Ｐ４が端子Ｐ３に対
して正である半波が供給された時のブリツジ素子
の電圧状態を示している。それに関して、矢印は
電流の流れる方向を示している。トランジスタＴ
３のチヤンネルにおける電圧降下は図示の実施例
において約0.5ボルトとする。50オームのチヤン
ネル抵抗ではこれは10mAの電流に相当する。寄
生トランジスタＥ−Ｂ−Ｋのベース・エミツタ電
圧は同様に0.5ボルトであり、したがつて、この
トランジスタは依然として阻止状態のままであ
る。電圧、電流が共に入力端子で増加した時、寄
生トランジスタの0.7ボルトの閾値電圧は14mAに
達し、これは電流の流通を開始させる。すなわ
ち、負荷RLに並列に電流を流し、それを通過さ
せる。
第１０図は寄生トランジスタＥ−Ｂ−Ｋを含ん
だ対応する等価回路を示している。
他方、この発明による回路は、垂直寄生npnト
ランジスタをラテラルpnpトランジスタと共に予
め定められた電流に対して備えられた４層構造を
形成するような実体構造に設計することもでき
る。この方法においてはブリツジを介在すること
による電圧および電力損失は共に著しく減少させ
ることができる。１つの半波に対する等価回路が
第１１図に示されており、その図においてＴ５は
垂直寄生npnトランジスタを示し、Ｔ６はラテラ
ル寄生pnpトランジスタを示している。
上記実施例においてはｎ型半導体基体１および
ｎ型領域１２，１３，１４ならびにｐ型領域２，
３，４を示したが、もちろんｐ型半導体基体を出
発材料とすることも可能である。その場合には、
各領域はそれぞれ反対の導電型となるように選定
されなければならない。
【図面の簡単な説明】
第１図は通常の整流ブリツジ回路を示し、第２
図は集積された整流ブリツジ回路の半導体装置の
１例の断面概略図を示す。第３図および第４図は
第２図の装置の等価回路を示す。第５図はこの発
明の集積整流ブリツジの半導体装置の１実施例の
断面概略図を示し、第６図はその回路図を示す。
第７図はこの発明の別の実施例の集積整流ブリツ
ジの回路図を示す。第８図は交流入力端子の１つ
に正の半波が出現した時の第５図の装置のブリツ
ジの素子における典型的な電圧関係を示す。第９
図は第８図に対応する回路図を示す。第１０図は
寄生トランジスタが示されている第８図の装置の
等価回路を示す。第１１図は垂直寄生npnトラン
ジスタがラテラル寄生pnpトランジスタと共に４
層構造を形成しているこの発明の実施例の集積整
流ブリツジの等価回路を示す。 Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５……ダイオード
素子、１……ｎ型半導体基体、２，３，４……ｐ
型領域、５，６，１１，１２，１３……ｎ型領
域、Ｔ３，Ｔ４……IGFET、Ｔ３′，Ｔ４′，Ｔ
５，Ｔ６……寄生トランジスタ。

Claims (1)

  1. 【特許請求の範囲】 １ １導電型の半導体基体と、この半導体基体中
    に形成された３個以上の反対導電型の領域とを具
    備しているモノリシツク集積整流ブリツジであつ
    て、その第１、第２、第３、および第４のブリツ
    ジアームにそれぞれ１個のダイオード素子を有
    し、第１および第２のブリツジアームのダイオー
    ド素子はそのカソードが第１のブリツジ頂点に接
    続され、第３および第４のブリツジアームのダイ
    オード素子はそのアノードが第２のブリツジ頂点
    に接続され、第１および第３のブリツジアームの
    ダイオード素子の接続点は第３のブリツジ頂点に
    接続され、第２および第４のブリツジアームのダ
    イオード素子の接続点は第４のブリツジ頂点に接
    続され、第１および第２のブリツジアームのダイ
    オード素子は前記基体中に形成された反対導電型
    の２個の領域によつて基体との間でpn接合ダイ
    オードとして形成しているモノリシツク集積整流
    ブリツジにおいて、 第３のブリツジアームのダイオード素子は第１
    の絶縁ゲート電界効果トランジスタであり、第４
    のブリツジアームのダイオード素子は第２の絶縁
    ゲート電界効果トランジスタであり、それら絶縁
    ゲート電界効果トランジスタの被制御電流路はそ
    れぞれ第３、第４のブリツジアーム中に位置して
    半導体基体中に形成された前記反対導電型の領域
    の一つ中に配置され、 前記絶縁ゲート電界効果トランジスタがエンフ
    アンスメント型であれば前記第１の絶縁ゲート電
    界効果トランジスタのゲートは第４の頂点に接続
    され、前記第２の絶縁ゲート電界効果トランジス
    タのゲートは第３の頂点に接続され、 前記絶縁ゲート電界効果トランジスタがデプレ
    ツシヨン型であれば前記第１の絶縁ゲート電界効
    果トランジスタのゲートは第３の頂点に接続さ
    れ、前記第２の絶縁ゲート電界効果トランジスタ
    のゲートは第４の頂点に接続されていることを特
    徴とするモノリシツク集積整流ブリツジ。 ２ 前記半導体基体中に形成された反対導電型の
    領域のpn接合ダイオードを形成したものと異な
    る第３の領域中に形成された前記第１および第２
    の電界効果トランジスタのソースおよびドレイン
    素子を形成するように間隔を保持した３個以上の
    基体と同じ導電型の追加の領域と、これら追加の
    領域間に設けられた前記電界効果トランジスタに
    対するゲート手段と、前記半導体基体、前記pn
    接合ダイオードを形成する２個の領域、前記ソー
    スおよびドレイン素子、ならびにゲート手段を相
    互に接続して４個のアームを有するブリツジを形
    成する手段とを具備し、２個のダイオード間の接
    続端子および２個の電界効果トランジスタ間の接
    続端子によつて出力端子が形成され、入力端子が
    ダイオードと電界効果トランジスタとの間のアー
    ムの接続点によつて形成されている特許請求の範
    囲第１項記載のモノリシツク集積整流ブリツジ。
JP56188520A 1980-11-26 1981-11-26 Monolithic integrated rectifying bridge Granted JPS57119674A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19803044444 DE3044444A1 (de) 1980-11-26 1980-11-26 "monolithisch integrierte gleichrichter-brueckenschaltung"

Publications (2)

Publication Number Publication Date
JPS57119674A JPS57119674A (en) 1982-07-26
JPH0136347B2 true JPH0136347B2 (ja) 1989-07-31

Family

ID=6117576

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56188520A Granted JPS57119674A (en) 1980-11-26 1981-11-26 Monolithic integrated rectifying bridge

Country Status (3)

Country Link
EP (1) EP0052860B1 (ja)
JP (1) JPS57119674A (ja)
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