JPH0348666B2 - - Google Patents
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- JPH0348666B2 JPH0348666B2 JP57094557A JP9455782A JPH0348666B2 JP H0348666 B2 JPH0348666 B2 JP H0348666B2 JP 57094557 A JP57094557 A JP 57094557A JP 9455782 A JP9455782 A JP 9455782A JP H0348666 B2 JPH0348666 B2 JP H0348666B2
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- Japan
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- mos
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- capacitor electrode
- semiconductor
- mos capacitor
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、１トランジスタ／１キヤパシタの
メモリセル構造をもつ半導体記憶装置に関する。
メモリセル構造をもつ半導体記憶装置に関する。
従来のこの種の記憶装置（ダイナミツク
RAM）のメモリセルの基本構造および等価回路
はそれぞれ第１図および第２図に示すとおりであ
る。ｐ型Si基板１にn+型のソース領域２およびド
レイン領域３を設け、これら両領域間の基板上に
ゲート絶縁膜４を介して例えば多結晶シリコンか
らなるゲート電極５を設けてスイツチング用
MOSトランジスタＱが構成されている。またソ
ース領域２側の基板表面にゲート絶縁膜６を介し
て例えば多結晶シリコンからなるゲート電極７を
設けて、記憶キヤパシタとしてのMOSキヤパシ
タＣが構成されている。ドレイン領域３は第１図
の紙面に直交する方向に複数個のメモリセルにつ
いて連続的ち形成されて、これがビツト線BLと
なる。またMOSトランジスタＱのゲート電極５
にコンタクトするAl配線８はビツト線BLとは直
交する方向の複数個のメモリセルについて連続的
に形成されて、これがワード線WLとなる。
RAM）のメモリセルの基本構造および等価回路
はそれぞれ第１図および第２図に示すとおりであ
る。ｐ型Si基板１にn+型のソース領域２およびド
レイン領域３を設け、これら両領域間の基板上に
ゲート絶縁膜４を介して例えば多結晶シリコンか
らなるゲート電極５を設けてスイツチング用
MOSトランジスタＱが構成されている。またソ
ース領域２側の基板表面にゲート絶縁膜６を介し
て例えば多結晶シリコンからなるゲート電極７を
設けて、記憶キヤパシタとしてのMOSキヤパシ
タＣが構成されている。ドレイン領域３は第１図
の紙面に直交する方向に複数個のメモリセルにつ
いて連続的ち形成されて、これがビツト線BLと
なる。またMOSトランジスタＱのゲート電極５
にコンタクトするAl配線８はビツト線BLとは直
交する方向の複数個のメモリセルについて連続的
に形成されて、これがワード線WLとなる。
このようなダイナミツクRAMにおいて、記憶
ビツト数が大きくなるとビツト線BLの容量が大
きくなるので、十分な読出し信号出力を得るため
にはMOSキヤパシタＣの容量もそれに伴つて大
きくしなければならない。通常、ビツト線BLの
容量CBに対しMOSキヤパシタＣの容量CSはCS／
CB＞１／10に設計しなければならないと言われ
ている。このため、高集積化と高速化を同時に図
る場合、MOSキヤパシタＣの面積が小さくなる
のでその容量を確保するためには例えばMOSキ
ヤパシタＣのゲート絶縁膜６をできる限り薄くし
なければならない。しかしながらこのゲート絶縁
膜６を余り薄くすると信頼性に大きな影響を及ぼ
す。そこでゲート絶縁膜を薄くすることなく
MOSキヤパシタの容量を大きくする工夫がいく
つか提案されている。例えば、スタツクト・キヤ
パシタ・セル（1978IEDM Technical Digest，
pp.348−351，Dec.1978）、三層ポリシリコン・セ
ル（ISSCC79，pp・146−147，Feb・15，1979），
Hi−Ｃセル（IEEE Ｔ−ED，Ｅ−25No.1，pp・
33−41・Jan.1978），ベーリツド・ソース・
VMOSセル（IEEE Ｔ−ED，ED−25，No.10，
pp・1204−1213，Oet.1978）などである。とこ
ろがこれらのメモリセルも、構造が複雑になり、
また表面の凹凸が大きくなるため歩留や信頼性が
悪いなど問題が多い。これらのうちHi−Ｃセル
は、第３図に示すように、第１図の構造に対して
MOSキヤパシタ部分の基板表面にｎ型表面層９
を設けてpn接合容量をも利用するようにしたも
ので、構造的にはそれ程複雑ではない。しかし、
第１図のものに比べて容量の増加へせいぜい50％
程度であり、余り大きな効果は期待できない。
ビツト数が大きくなるとビツト線BLの容量が大
きくなるので、十分な読出し信号出力を得るため
にはMOSキヤパシタＣの容量もそれに伴つて大
きくしなければならない。通常、ビツト線BLの
容量CBに対しMOSキヤパシタＣの容量CSはCS／
CB＞１／10に設計しなければならないと言われ
ている。このため、高集積化と高速化を同時に図
る場合、MOSキヤパシタＣの面積が小さくなる
のでその容量を確保するためには例えばMOSキ
ヤパシタＣのゲート絶縁膜６をできる限り薄くし
なければならない。しかしながらこのゲート絶縁
膜６を余り薄くすると信頼性に大きな影響を及ぼ
す。そこでゲート絶縁膜を薄くすることなく
MOSキヤパシタの容量を大きくする工夫がいく
つか提案されている。例えば、スタツクト・キヤ
パシタ・セル（1978IEDM Technical Digest，
pp.348−351，Dec.1978）、三層ポリシリコン・セ
ル（ISSCC79，pp・146−147，Feb・15，1979），
Hi−Ｃセル（IEEE Ｔ−ED，Ｅ−25No.1，pp・
33−41・Jan.1978），ベーリツド・ソース・
VMOSセル（IEEE Ｔ−ED，ED−25，No.10，
pp・1204−1213，Oet.1978）などである。とこ
ろがこれらのメモリセルも、構造が複雑になり、
また表面の凹凸が大きくなるため歩留や信頼性が
悪いなど問題が多い。これらのうちHi−Ｃセル
は、第３図に示すように、第１図の構造に対して
MOSキヤパシタ部分の基板表面にｎ型表面層９
を設けてpn接合容量をも利用するようにしたも
ので、構造的にはそれ程複雑ではない。しかし、
第１図のものに比べて容量の増加へせいぜい50％
程度であり、余り大きな効果は期待できない。
本発明は上記の点に鑑み、スイツチングトラン
ジスタが形成された半導体領域の下にMOSキヤ
パシタ事実上埋込まれる構造として、メモリセル
の占有面積の大幅な減少を可能とした半導体記憶
装置を提供するものである。
ジスタが形成された半導体領域の下にMOSキヤ
パシタ事実上埋込まれる構造として、メモリセル
の占有面積の大幅な減少を可能とした半導体記憶
装置を提供するものである。
本発明においては、半導体基板の各メモリセル
領域に溝が形成され、この溝の底面から側面およ
び上面に延在するように第１の絶縁膜を介してメ
モリノードとなるMOSキヤパシタ電極が形成さ
れる。MOSキヤパシタ電極表面は溝上面に延在
する部分に開口を有する状態で第２の絶縁膜で覆
われ、この第２の絶縁膜上には溝を埋め込んで平
坦化された半導体層が堆積される。この半導体層
の表面部にMOSトランジスタが形成されている。
MOSトランジスタは、チヤネル領域がMOSキヤ
パシタ電極上に重なるように配置さ、ソース拡散
層はキヤパシタ電極の溝上部に延在する部分に第
２の絶縁膜の開口を介して接続される。
領域に溝が形成され、この溝の底面から側面およ
び上面に延在するように第１の絶縁膜を介してメ
モリノードとなるMOSキヤパシタ電極が形成さ
れる。MOSキヤパシタ電極表面は溝上面に延在
する部分に開口を有する状態で第２の絶縁膜で覆
われ、この第２の絶縁膜上には溝を埋め込んで平
坦化された半導体層が堆積される。この半導体層
の表面部にMOSトランジスタが形成されている。
MOSトランジスタは、チヤネル領域がMOSキヤ
パシタ電極上に重なるように配置さ、ソース拡散
層はキヤパシタ電極の溝上部に延在する部分に第
２の絶縁膜の開口を介して接続される。
本発明によれば、メモリセルを構成するMOS
キヤパシタとスイツチングトランジスタが基板厚
み方向に積層された構造となつて、メモリセルの
占有面積は従来に比べて大幅に減少し、大規模の
記憶装置を小さいチツプ上に集積形成することが
可能となる。特にMOSキヤパシタ電極は溝内の
底面から側面を経て上面にまで延在するようにパ
ターンニングされ、これがメモリノードとなる。
そしてこのMOSキヤパシタ電極が第１の絶縁膜
を介して対向する下部基板および第２の絶縁膜を
介して対向する上部半導体層が複数のメモリセル
に共通のセルプレートとなるから、極めて小さい
占有面積で大きい容量を得ることができる。
キヤパシタとスイツチングトランジスタが基板厚
み方向に積層された構造となつて、メモリセルの
占有面積は従来に比べて大幅に減少し、大規模の
記憶装置を小さいチツプ上に集積形成することが
可能となる。特にMOSキヤパシタ電極は溝内の
底面から側面を経て上面にまで延在するようにパ
ターンニングされ、これがメモリノードとなる。
そしてこのMOSキヤパシタ電極が第１の絶縁膜
を介して対向する下部基板および第２の絶縁膜を
介して対向する上部半導体層が複数のメモリセル
に共通のセルプレートとなるから、極めて小さい
占有面積で大きい容量を得ることができる。
本発明の一実施例を第４図ａ〜ｅを参照して説
明する。まずｐ型シリコン基板１１を用意し、写
真蝕刻工程により形成したレジストパターン１２
をマスクとして反応性イオンエツチング（以下
RIEと呼ぶ）により各メモリセル形成領域に所定
深さの溝１３を形成するａ。レジストパターン１
２を除去後、基板全面に第１の絶縁膜として例え
ば熱酸化による5000Åのシリコン酸化膜１４を形
成し、次いで多結晶シリコン膜の堆積、パターニ
ングによりキヤパシタ電極１５を形成するｂ。メ
モリノードとしてのキヤパシタ電極１５は図示の
如く溝１３の内底面から側面を経て上面に延在す
るようにパターニングしている。次にこのキヤパ
シタ電極１５の表面にキヤパシタの誘電層となる
第２の絶縁膜として熱酸化による所定厚みのシリ
コン酸化膜１６を形成した後、キヤパシタ電極１
５の端子取出し部、即ち後に形成するスイツチン
グ用MOSトランジスタのソースとコンタクトを
とる領域となる溝上面への延在部のシリコン酸化
膜１６に開口を設ける。そしてこの後、全面に溝
１３の深さより厚いｐ型の多結晶シリコン層１７
を堆積し、その表面をレジスト等の平坦化膜１８
により平坦化するｃ。この後、RIEによつて平坦
化膜１８と多結晶シリコン層１７に対してエツチ
ング速度が等しくなる条件で全面均一にエツチン
グして、多結晶シリコン層１７を、溝１３を埋め
てしかも表面が平坦となる状態に加工するｄ。こ
の後、レーザビーム等のエネルギービーム照射に
より多結晶シリコン層１７の再結晶化処理を行
う。そして、この多結晶シリコン層１７に、通常
のシリコンゲートMOSプロセスによりゲート酸
化膜１８を介してゲート電極１９を形成し、例え
ばヒ素のイオン注入によりn+型のソース領域２
０およびドレイン領域２１を形成し、全面を
CVD酸化膜２２でおおつた後コンタクトホール
を開口してAl配線２３を配設するｅ。MOSトラ
ンジスはソース領域２０が図示のようにキヤパシ
タ電極１５とコンタクトし、チヤネル領域がキヤ
パシタ電極１５上に位置するように、キヤパシタ
電極１５上に積ねた形で作られる。
明する。まずｐ型シリコン基板１１を用意し、写
真蝕刻工程により形成したレジストパターン１２
をマスクとして反応性イオンエツチング（以下
RIEと呼ぶ）により各メモリセル形成領域に所定
深さの溝１３を形成するａ。レジストパターン１
２を除去後、基板全面に第１の絶縁膜として例え
ば熱酸化による5000Åのシリコン酸化膜１４を形
成し、次いで多結晶シリコン膜の堆積、パターニ
ングによりキヤパシタ電極１５を形成するｂ。メ
モリノードとしてのキヤパシタ電極１５は図示の
如く溝１３の内底面から側面を経て上面に延在す
るようにパターニングしている。次にこのキヤパ
シタ電極１５の表面にキヤパシタの誘電層となる
第２の絶縁膜として熱酸化による所定厚みのシリ
コン酸化膜１６を形成した後、キヤパシタ電極１
５の端子取出し部、即ち後に形成するスイツチン
グ用MOSトランジスタのソースとコンタクトを
とる領域となる溝上面への延在部のシリコン酸化
膜１６に開口を設ける。そしてこの後、全面に溝
１３の深さより厚いｐ型の多結晶シリコン層１７
を堆積し、その表面をレジスト等の平坦化膜１８
により平坦化するｃ。この後、RIEによつて平坦
化膜１８と多結晶シリコン層１７に対してエツチ
ング速度が等しくなる条件で全面均一にエツチン
グして、多結晶シリコン層１７を、溝１３を埋め
てしかも表面が平坦となる状態に加工するｄ。こ
の後、レーザビーム等のエネルギービーム照射に
より多結晶シリコン層１７の再結晶化処理を行
う。そして、この多結晶シリコン層１７に、通常
のシリコンゲートMOSプロセスによりゲート酸
化膜１８を介してゲート電極１９を形成し、例え
ばヒ素のイオン注入によりn+型のソース領域２
０およびドレイン領域２１を形成し、全面を
CVD酸化膜２２でおおつた後コンタクトホール
を開口してAl配線２３を配設するｅ。MOSトラ
ンジスはソース領域２０が図示のようにキヤパシ
タ電極１５とコンタクトし、チヤネル領域がキヤ
パシタ電極１５上に位置するように、キヤパシタ
電極１５上に積ねた形で作られる。
なお、第４図は１つのメモリセル部分のみ示し
ているが、ソース領域２０は各メモリセル毎に独
立であり、ドレイン領域２１は紙面に直交する方
向に各メモリセルに共通としてこれをビツト線と
し、Al配線２３は紙面に平行な横方向に各メモ
リセルのゲート電極１９を共通接続してこれを語
線とすることによりメモリアレイが構成される。
ているが、ソース領域２０は各メモリセル毎に独
立であり、ドレイン領域２１は紙面に直交する方
向に各メモリセルに共通としてこれをビツト線と
し、Al配線２３は紙面に平行な横方向に各メモ
リセルのゲート電極１９を共通接続してこれを語
線とすることによりメモリアレイが構成される。
この実施例によれば、メモリセルを構成する
MOSキヤパシタとMOSトランジスタが基板の厚
み方向に積層された構造となり、従つてMOSダ
イナミツクRAMの大幅な高密度集積化が可能と
なる。しかもMOSキヤパシタは基板に形成した
溝の底面のみならず側面および上面の一部まで利
用しているため、小さい占有面積で十分大きい蓄
積容量とすることができる。
MOSキヤパシタとMOSトランジスタが基板の厚
み方向に積層された構造となり、従つてMOSダ
イナミツクRAMの大幅な高密度集積化が可能と
なる。しかもMOSキヤパシタは基板に形成した
溝の底面のみならず側面および上面の一部まで利
用しているため、小さい占有面積で十分大きい蓄
積容量とすることができる。
なお、本発明は上記実施例に限られるものでは
ない。例えば基板としてはｐ型シリコンに限ら
ず、溝の加工が容易なものであればいかなるもの
でもよい。またMOSキヤパシタ電極１５の下地
となる熱酸化膜１４は必ずしも基板全面に必要で
はなく、少なくともキヤパシタ電極１５の下地と
なる部分にあればよい。またMOSトランジスタ
を形成するための半導体層として多結晶シリコン
層を堆積したが、出発材料は非晶質シリコンであ
つてもよい。特に本発明では、下地基板に規則的
な凹凸が形成されているから、非晶質シリコンを
用いてもアニール処理により良好な結晶化が可能
となるので有利である。スイツチングトランジス
タとしてバイポーラトランジスタを用いる場合に
も本発明は有用である。
ない。例えば基板としてはｐ型シリコンに限ら
ず、溝の加工が容易なものであればいかなるもの
でもよい。またMOSキヤパシタ電極１５の下地
となる熱酸化膜１４は必ずしも基板全面に必要で
はなく、少なくともキヤパシタ電極１５の下地と
なる部分にあればよい。またMOSトランジスタ
を形成するための半導体層として多結晶シリコン
層を堆積したが、出発材料は非晶質シリコンであ
つてもよい。特に本発明では、下地基板に規則的
な凹凸が形成されているから、非晶質シリコンを
用いてもアニール処理により良好な結晶化が可能
となるので有利である。スイツチングトランジス
タとしてバイポーラトランジスタを用いる場合に
も本発明は有用である。
第１図は従来のMOSダイナミツクRAMのメモ
リセル構造を示す図、第２図はその等価回路図、
第３図は第１図のMOSキヤパシタの容量増大を
図つたメモリセル構造を示す図、第４図ａ〜ｅは
本発明の一実施例のメモリセル製造工程を示す図
である。 １１……ｐ型シリコン基板、１２……レジスト
パターン、１３……溝、１４……シリコン酸化膜
（第１の絶縁膜）、１５……キヤパシタ電極、１６
……シリコン酸化膜（第２の絶縁膜）、１７……
多結晶シリコン層、１８……平坦化膜、１９……
ゲート電極、２０……ソース領域、２１……ドレ
イン領域、２２……CVD酸化膜、２３……Al配
線。
リセル構造を示す図、第２図はその等価回路図、
第３図は第１図のMOSキヤパシタの容量増大を
図つたメモリセル構造を示す図、第４図ａ〜ｅは
本発明の一実施例のメモリセル製造工程を示す図
である。 １１……ｐ型シリコン基板、１２……レジスト
パターン、１３……溝、１４……シリコン酸化膜
（第１の絶縁膜）、１５……キヤパシタ電極、１６
……シリコン酸化膜（第２の絶縁膜）、１７……
多結晶シリコン層、１８……平坦化膜、１９……
ゲート電極、２０……ソース領域、２１……ドレ
イン領域、２２……CVD酸化膜、２３……Al配
線。
Claims (1)
- 【特許請求の範囲】 １ MOSトランジスタとMOSキヤパシタとから
なるメモリセル構造をもつ半導体記憶装置であつ
て、 半導体基板と、 前記半導体基板の各メモリセル領域に形成され
た溝と、 前記溝の底面から側面および上面に延在するよ
うに第１の絶縁膜を介して形成されたメモリノー
ドとなるMOSキヤパシタ電極と、 前記MOSキヤパシタ電極の表面に、前記溝の
上面に延在する部分に開口を有する状態で形成さ
れた第２の絶縁膜と、 前記溝を埋込み表面が平坦になるように堆積さ
れた半導体層と、 前記半導体層の表面部に形成され、チヤネル領
域が前記MOSキヤパシタ上に重なり、ソース拡
散層が前記開口を通して前記MOSキヤパシタ電
極に接続されたMOSトランジスタと、 を備えたことを特徴とする半導体記憶装置。 ２ 前記半導体層は多結晶シリコン膜であり、前
記第１および第２の絶縁膜は熱酸化膜であること
を特徴とする特許請求の範囲第１項記載の半導体
記憶装置。 ３ 前記半導体層は多結晶シリコン膜であり、堆
積後にエネルギービーム照射により再結晶化され
ていることを特徴とする特許請求の範囲第１項記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57094557A JPS58212160A (ja) | 1982-06-02 | 1982-06-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57094557A JPS58212160A (ja) | 1982-06-02 | 1982-06-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58212160A JPS58212160A (ja) | 1983-12-09 |
| JPH0348666B2 true JPH0348666B2 (ja) | 1991-07-25 |
Family
ID=14113620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57094557A Granted JPS58212160A (ja) | 1982-06-02 | 1982-06-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58212160A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59129461A (ja) * | 1983-01-13 | 1984-07-25 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JPH0669081B2 (ja) * | 1985-01-23 | 1994-08-31 | 三菱電機株式会社 | 半導体メモリの製造方法 |
| US4649625A (en) * | 1985-10-21 | 1987-03-17 | International Business Machines Corporation | Dynamic memory device having a single-crystal transistor on a trench capacitor structure and a fabrication method therefor |
-
1982
- 1982-06-02 JP JP57094557A patent/JPS58212160A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58212160A (ja) | 1983-12-09 |
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