JPH0349212A - 半導体装置の露光パターン用位置合わせマークの形成方法 - Google Patents
半導体装置の露光パターン用位置合わせマークの形成方法Info
- Publication number
- JPH0349212A JPH0349212A JP1184261A JP18426189A JPH0349212A JP H0349212 A JPH0349212 A JP H0349212A JP 1184261 A JP1184261 A JP 1184261A JP 18426189 A JP18426189 A JP 18426189A JP H0349212 A JPH0349212 A JP H0349212A
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- Japan
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- pattern
- alignment mark
- oxide film
- film
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- Pending
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体装置における露光パターン用位置合わ
せマークの形成方法に関する。
せマークの形成方法に関する。
（従来の技術）
従来、露光パターン用位置合わせマークを形成する方法
としては、例えば次の方法が知られている。まず半導体
基板の」−―面金域に保護酸化膜およびＳ ｉ ３ Ｎ
４膜を形成する。そして、この上にレジストを塗布し、
露光を行い、素子領域および位置合わせマーク領域のレ
ジストパターンを形成する。
としては、例えば次の方法が知られている。まず半導体
基板の」−―面金域に保護酸化膜およびＳ ｉ ３ Ｎ
４膜を形成する。そして、この上にレジストを塗布し、
露光を行い、素子領域および位置合わせマーク領域のレ
ジストパターンを形成する。
次に、エツチング等によりレジストパターンをＳ ｉ
３ Ｎ４膜に転写し、不要となったレジストを除去する
。
３ Ｎ４膜に転写し、不要となったレジストを除去する
。
これにより、第４図（ａ）に示されるように半導体基板
１を覆う保護酸化膜２の上にＳｉ３Ｎ４膜３のパターン
を形成する。このようにして形成されたＳ ｉ ３ Ｎ
、膜３のパターンをマスクとして選択酸化膜を形成し、
最後にＳｉ３Ｎ４膜を除去し、素子領域および露光パタ
ーン用位置合わせマークを形成する。
１を覆う保護酸化膜２の上にＳｉ３Ｎ４膜３のパターン
を形成する。このようにして形成されたＳ ｉ ３ Ｎ
、膜３のパターンをマスクとして選択酸化膜を形成し、
最後にＳｉ３Ｎ４膜を除去し、素子領域および露光パタ
ーン用位置合わせマークを形成する。
（発明が解決しようとする問題点）
ところで、このような従来のような選択酸化膜形成方法
においては、第４図（ｂ）に示されるようにＳ ｉ ３
Ｎ４膜３下への選択酸化膜５の側方食込みｆｆ１Ｌが
発生する。この場合、通常は、Ｓｉ３Ｎ、膜３のパター
ンサイズに比べ選択酸化膜４の膜厚がある程度小さく、
許容値よりも厚い選択酸化膜の存在しない領域は、十分
な要求品質が確保されている。
においては、第４図（ｂ）に示されるようにＳ ｉ ３
Ｎ４膜３下への選択酸化膜５の側方食込みｆｆ１Ｌが
発生する。この場合、通常は、Ｓｉ３Ｎ、膜３のパター
ンサイズに比べ選択酸化膜４の膜厚がある程度小さく、
許容値よりも厚い選択酸化膜の存在しない領域は、十分
な要求品質が確保されている。
しかしながら、位置合わせマーク部のようにＳｉ３Ｎ４
膜３のパターンサイズに比べ選択酸化膜の膜厚が小さく
ない場合は、該酸化膜がＳｉ３Ｎ４膜下へ大きく食込み
、鮮明な位置合わせマークの形成が難しくなる。したが
って、その後の半導体装置製造工程においては位置合わ
せマークの高精度な検出が困難となり、パターンの重ね
合わす精度が低下して露光パターン形成不良による歩留
まり低下を引起こすと共に、パターン微細化の妨げとも
なついる。
膜３のパターンサイズに比べ選択酸化膜の膜厚が小さく
ない場合は、該酸化膜がＳｉ３Ｎ４膜下へ大きく食込み
、鮮明な位置合わせマークの形成が難しくなる。したが
って、その後の半導体装置製造工程においては位置合わ
せマークの高精度な検出が困難となり、パターンの重ね
合わす精度が低下して露光パターン形成不良による歩留
まり低下を引起こすと共に、パターン微細化の妨げとも
なついる。
この選択酸化膜の５ｉａＮ＜膜下への側方食込み量を小
さくする方法としては、５ｔ３Ｎ４膜を厚くする、また
は保護酸化膜を薄くするなどが考えられが、素子領域に
おける残留ストレスやＳｉ３Ｎ４膜からの不純物拡散と
いった問題があり、素子特性の劣化を招く原因となる。
さくする方法としては、５ｔ３Ｎ４膜を厚くする、また
は保護酸化膜を薄くするなどが考えられが、素子領域に
おける残留ストレスやＳｉ３Ｎ４膜からの不純物拡散と
いった問題があり、素子特性の劣化を招く原因となる。
そこで本発明は、−１−記問題点に鑑み、選択酸化工程
において素子特性を劣化させずに微細な位置合わせマー
クを形成し、高精度な重ね合わせを行い、歩留りの低下
を防止できる半導体装置の露光パターン用位置合わせマ
ークの形成方法を提供しようとするものである。
において素子特性を劣化させずに微細な位置合わせマー
クを形成し、高精度な重ね合わせを行い、歩留りの低下
を防止できる半導体装置の露光パターン用位置合わせマ
ークの形成方法を提供しようとするものである。
（問題点を解決するための手段）
このため本発明は、半導体基板」二にＳｉ３Ｎ４膜のパ
ターンを形成し、このＳｉ３Ｎ４膜が形成されない領域
のみを選択的に酸化して選択酸化膜を形成する際に、素
子領域におけるＳｉ３Ｎ４膜下への選択酸化膜の側方食
込み量よりも、露光パータン用位置合わせマーク領域に
おけるＳｉ３Ｎ、膜下への側１１食込み量が小さくなる
よう形成することを特徴とする。
ターンを形成し、このＳｉ３Ｎ４膜が形成されない領域
のみを選択的に酸化して選択酸化膜を形成する際に、素
子領域におけるＳｉ３Ｎ４膜下への選択酸化膜の側方食
込み量よりも、露光パータン用位置合わせマーク領域に
おけるＳｉ３Ｎ、膜下への側１１食込み量が小さくなる
よう形成することを特徴とする。
」二記マーク領域の側方食込み量を小さくするには、選
択的酸化を２段階で行い、そのうちの１段階目のみ又は
２段階目のみでマーク領域に薄い選択酸化膜を形成させ
るのが好ましい。
択的酸化を２段階で行い、そのうちの１段階目のみ又は
２段階目のみでマーク領域に薄い選択酸化膜を形成させ
るのが好ましい。
（作用）
このように選択酸化膜形成時に位置合わせマーク領域に
対応するＳｉ３Ｎ４膜下への選択酸化膜の側方食込み量
を、素子領域に対応する側８食込みはよりも小さくする
と、素子領域には所要厚の選択酸化膜を形成して良好な
素子特性が確保され、他方、位置合わせマーク領域にお
いては側方食込み量が小さいため位置合わせマークが明
瞭に形成される。したがって、次の半導体装置製造工程
で露光パターン用位置合わせマークの検出を高精度に行
えるようになり、パターンの虫ね合わせ精度を高めると
共にパターン微細化を促進させることができる。
対応するＳｉ３Ｎ４膜下への選択酸化膜の側方食込み量
を、素子領域に対応する側８食込みはよりも小さくする
と、素子領域には所要厚の選択酸化膜を形成して良好な
素子特性が確保され、他方、位置合わせマーク領域にお
いては側方食込み量が小さいため位置合わせマークが明
瞭に形成される。したがって、次の半導体装置製造工程
で露光パターン用位置合わせマークの検出を高精度に行
えるようになり、パターンの虫ね合わせ精度を高めると
共にパターン微細化を促進させることができる。
（実施例）
以下、本発明の実施例を図面に基づいて説明する。
第１図には、本発明の第１実施例を示す。
この実施例は、選択酸化膜の成長を２度に分けて行い、
位置合わせマーク領域の酸化を１度目にのみ行うことに
より位置合わせマーク領域の選択酸化膜を薄くする例で
ある。
位置合わせマーク領域の酸化を１度目にのみ行うことに
より位置合わせマーク領域の選択酸化膜を薄くする例で
ある。
この例では、Ｓｉ３Ｎ４膜のパターン形成までは前述し
た従来方法と同一であるので、その説明を省略する（第
１図ａ）。次に、Ｓｉ３Ｎ４膜３のない領域のみに選択
的酸化を行う（第１図ｂ）。
た従来方法と同一であるので、その説明を省略する（第
１図ａ）。次に、Ｓｉ３Ｎ４膜３のない領域のみに選択
的酸化を行う（第１図ｂ）。
この時の選択酸化膜４の膜厚は位置合わせマークが鮮明
に形成される程度に小さく止どめ、その後、位置合わせ
マーク領域Ｍのみにカバーパターン５を作製し素子領域
りには作製しない。つまりこの場合のパターンサイズは
、位置合わせマーク領域Ｍを覆うことができる程度で十
分である（第１図Ｃ）。
に形成される程度に小さく止どめ、その後、位置合わせ
マーク領域Ｍのみにカバーパターン５を作製し素子領域
りには作製しない。つまりこの場合のパターンサイズは
、位置合わせマーク領域Ｍを覆うことができる程度で十
分である（第１図Ｃ）。
そしてカバーパターン５の形成後、再び選択酸化を行い
、素子領域りに十分な厚さの選択酸化膜４を形成する（
第１図ｄ）。この後、カバーパターン５及びＳｉ３Ｎ４
膜３パターンを除去することによって素子領域りおよび
露光パータン用位置合わせマークを形成する（第１図ｅ
）。
、素子領域りに十分な厚さの選択酸化膜４を形成する（
第１図ｄ）。この後、カバーパターン５及びＳｉ３Ｎ４
膜３パターンを除去することによって素子領域りおよび
露光パータン用位置合わせマークを形成する（第１図ｅ
）。
この実施例では、選択酸化を２度に分は位置合わせマー
ク領域Ｍの酸化を１度目にのみ行うことにより、位置合
わせマーク領域Ｍの選択酸化膜４を薄く形成し、該酸化
膜４の側方食い込みｆｆ１Ｌ。
ク領域Ｍの酸化を１度目にのみ行うことにより、位置合
わせマーク領域Ｍの選択酸化膜４を薄く形成し、該酸化
膜４の側方食い込みｆｆ１Ｌ。
を素子領域りの側方食い込み量Ｌ２よりも小さくし、鮮
明な位置合わせマークを形成している。この場合、位置
合わせマーク領域Ｍは素子領域りに比べ選択酸化膜４は
薄くなるが、この位置合わせマーク領域Ｍには耐圧が必
要なわけではないので同等問題はない。
明な位置合わせマークを形成している。この場合、位置
合わせマーク領域Ｍは素子領域りに比べ選択酸化膜４は
薄くなるが、この位置合わせマーク領域Ｍには耐圧が必
要なわけではないので同等問題はない。
さらに第２図に第２実施例を示す。この実施例は、選択
的酸価を２度に分けて行い、位置合イつせマーク領域Ｍ
の酸化を２度目にのみ行うことにより、位置合わせマー
ク領域Ｍの選択酸化膜を薄くする例である。この例にお
いてもＳｉ３Ｎ４膜３のパターン形成までは従来方法と
同一である（第２図ａ）。
的酸価を２度に分けて行い、位置合イつせマーク領域Ｍ
の酸化を２度目にのみ行うことにより、位置合わせマー
ク領域Ｍの選択酸化膜を薄くする例である。この例にお
いてもＳｉ３Ｎ４膜３のパターン形成までは従来方法と
同一である（第２図ａ）。
次に位置合わせマーク領域Ｍにカバーパターン６を形成
した後（第２図ｂ）、選択的酸化を行う（第２図Ｃ）。
した後（第２図ｂ）、選択的酸化を行う（第２図Ｃ）。
この時の酸化膜厚は２度目の酸化を考慮した適当な膜厚
に止どめておく。そのあと、カバーパターン６を除去し
く第２図ｄ）、２度口の酸化を行い、鮮明な位置合わせ
マークを形成する（第２図ｅ）。
に止どめておく。そのあと、カバーパターン６を除去し
く第２図ｄ）、２度口の酸化を行い、鮮明な位置合わせ
マークを形成する（第２図ｅ）。
そして最後にＳｉ３Ｎ４膜３パターンを除去する（第２
図ｆ）。
図ｆ）。
この実施例では、選択的酸化を２度に分けて行い、位置
合わせマーク領域Ｍの酸化を２度目の酸化時にのみ一回
行うことにより、位置合わせマーク領域Ｍの選択酸化膜
４を薄くしたものである。
合わせマーク領域Ｍの酸化を２度目の酸化時にのみ一回
行うことにより、位置合わせマーク領域Ｍの選択酸化膜
４を薄くしたものである。
そのため、位置合わせマーク領域Ｍにおける選択酸化膜
４のＳ ｉ ３ Ｎ４膜３下への側方食い込みを減らし
、鮮明な位置合わせマークを形成している。
４のＳ ｉ ３ Ｎ４膜３下への側方食い込みを減らし
、鮮明な位置合わせマークを形成している。
第３図は、この発明の第３実施例を示す断面図である。
まず構成を説明すると、半導体基板１−にに保護酸化膜
２を形成する（第２図ａ）。この時半導体基板１」二の
領域りは素子領域であり、その側方隣接領域Ｍは位置合
わせマーク領域である。
２を形成する（第２図ａ）。この時半導体基板１」二の
領域りは素子領域であり、その側方隣接領域Ｍは位置合
わせマーク領域である。
次に、第３図（ｂ）に示すように比較的大まかな露光レ
ジストパターン７を用い位置合わせマーク領域Ｍの保護
酸化膜２をエツチング等により除去し、位置合わせマー
ク領域Ｍの半導体基板１を露光させる（第３図Ｃ）。そ
して露光レジストパターン７を除去した後、この全面に
Ｓ ｉ ３ Ｎ４膜３を堆石させる（第３図ｄ）。この
後は従来のマーク形成方法と同様に、Ｓｉ３Ｎ４膜３を
マスクとして（第３図ｅ）、選択的酸化を行い選択酸化
膜４を形成し、最後にＳ ｉ ３ Ｎ ４膜３を除去す
ることにより素子領域りおよび露光パターン位置合わせ
マークを形成する（第３図ｆ）。
ジストパターン７を用い位置合わせマーク領域Ｍの保護
酸化膜２をエツチング等により除去し、位置合わせマー
ク領域Ｍの半導体基板１を露光させる（第３図Ｃ）。そ
して露光レジストパターン７を除去した後、この全面に
Ｓ ｉ ３ Ｎ４膜３を堆石させる（第３図ｄ）。この
後は従来のマーク形成方法と同様に、Ｓｉ３Ｎ４膜３を
マスクとして（第３図ｅ）、選択的酸化を行い選択酸化
膜４を形成し、最後にＳ ｉ ３ Ｎ ４膜３を除去す
ることにより素子領域りおよび露光パターン位置合わせ
マークを形成する（第３図ｆ）。
次に作用を説明する。
保護酸化膜２はＳ ｉ ３ Ｎ４膜３による半導体基板
１への残留ストレスの緩和や不純物拡散の防止といった
役割を持っている一方、選択酸化膜４の側方食い込みの
原因にもなっている。よって、保護酸化膜２を素子領域
りと位置合わせマーク領域Ｍとの双方に均一に形成した
ままの状態で選択酸化を行った場合、鮮明な位置合わせ
マークの成形は困難となる。
１への残留ストレスの緩和や不純物拡散の防止といった
役割を持っている一方、選択酸化膜４の側方食い込みの
原因にもなっている。よって、保護酸化膜２を素子領域
りと位置合わせマーク領域Ｍとの双方に均一に形成した
ままの状態で選択酸化を行った場合、鮮明な位置合わせ
マークの成形は困難となる。
そこでこの実施例においては第３図（Ｃ）に示すように
位置合わせマーク領域Ｍの保護酸化膜２を除去すること
により、選択酸化膜４のＳｉ３Ｎ、膜３下への側方食い
込みを小さ（する。この場合、位置合わせマーク領域Ｍ
の半導体基板１はＳｉ３Ｎ４膜３による残留ストレスや
不純物の拡散を受けることになるが、素子を形成する領
域ではないため同等問題はない。
位置合わせマーク領域Ｍの保護酸化膜２を除去すること
により、選択酸化膜４のＳｉ３Ｎ、膜３下への側方食い
込みを小さ（する。この場合、位置合わせマーク領域Ｍ
の半導体基板１はＳｉ３Ｎ４膜３による残留ストレスや
不純物の拡散を受けることになるが、素子を形成する領
域ではないため同等問題はない。
このように形成されたパターンにあっては、素ｒ・領域
りには厚い選択酸化膜４が生成され、また位置合わせマ
ーク領域Ｍには側方食い込みの小さい鮮明な位置合わせ
マークが形成される。したがって、次工程においてこの
上に」二層膜を形成し、位置合わせマークを検出して上
層パターンを形成する際、位置合わせマークが鮮明に検
出される。
りには厚い選択酸化膜４が生成され、また位置合わせマ
ーク領域Ｍには側方食い込みの小さい鮮明な位置合わせ
マークが形成される。したがって、次工程においてこの
上に」二層膜を形成し、位置合わせマークを検出して上
層パターンを形成する際、位置合わせマークが鮮明に検
出される。
これにより高精度のパータン申ね合わせが可能となり、
露光パターン形成不良を減少させ、歩留りを向−１ニさ
せることができると共に、パターンのより一層の微細化
が可能となる。
露光パターン形成不良を減少させ、歩留りを向−１ニさ
せることができると共に、パターンのより一層の微細化
が可能となる。
（発明の効果）
以」二説明してきたように、この発明によれば、選択酸
化膜の形成時、露光パターン用位置合わせマーク領域に
おける選択酸化膜の側方食い込みを小さくすることによ
り、軒明な露光パターン用位置合わせマークが形成され
るため、素子特性の劣化を招くことなくパターンの重ね
合わせ精度が高くなり、良好な露光パターン形成を確保
して歩留りの向」二やパターンの微細化を図ることがで
きるという効果が得られる。
化膜の形成時、露光パターン用位置合わせマーク領域に
おける選択酸化膜の側方食い込みを小さくすることによ
り、軒明な露光パターン用位置合わせマークが形成され
るため、素子特性の劣化を招くことなくパターンの重ね
合わせ精度が高くなり、良好な露光パターン形成を確保
して歩留りの向」二やパターンの微細化を図ることがで
きるという効果が得られる。
第１図（ａ）〜（ｅ）は本発明の第１実施例を示す位置
合わせマーク形成工程図、第２図（ａ）〜（ｆ）は本発
明の第２実施例を示す位置合わせマーク形成工程図、第
３図（ａ）〜（ｆ）は本発明の第３実施例を示す位置合
わせマーク形成工程図、第４（ａ）、（ｂ）は従来例を
示す位置合わせマーク形成工程図である。 １・・・半導体基板 ３・・・Ｓｉ３Ｎ４膜 ４・・・選択酸化膜 Ｍ・・・位置合わせマーク領域 Ｄ・・・素子領域 第３ 区 第４ 図
合わせマーク形成工程図、第２図（ａ）〜（ｆ）は本発
明の第２実施例を示す位置合わせマーク形成工程図、第
３図（ａ）〜（ｆ）は本発明の第３実施例を示す位置合
わせマーク形成工程図、第４（ａ）、（ｂ）は従来例を
示す位置合わせマーク形成工程図である。 １・・・半導体基板 ３・・・Ｓｉ３Ｎ４膜 ４・・・選択酸化膜 Ｍ・・・位置合わせマーク領域 Ｄ・・・素子領域 第３ 区 第４ 図
Claims (1)
- １、半導体基板上にＳｉ＿３Ｎ＿４膜のパターンを形成
し、該Ｓｉ＿３Ｎ＿４膜のない領域のみを選択的に酸化
して選択酸化膜を形成する際に、素子を形成する領域に
おける前記Ｓｉ＿３Ｎ＿４膜下への前記選択酸化膜の側
方食込み量に比べ、露光パータン用位置合わせマークを
形成する領域における前記Ｓｉ＿３Ｎ＿４膜下への前記
選択酸化膜の側方食込み量を小さくして形成することを
特徴とする半導体装置の露光パターン用位置合わせマー
クの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184261A JPH0349212A (ja) | 1989-07-17 | 1989-07-17 | 半導体装置の露光パターン用位置合わせマークの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184261A JPH0349212A (ja) | 1989-07-17 | 1989-07-17 | 半導体装置の露光パターン用位置合わせマークの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0349212A true JPH0349212A (ja) | 1991-03-04 |
Family
ID=16150223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1184261A Pending JPH0349212A (ja) | 1989-07-17 | 1989-07-17 | 半導体装置の露光パターン用位置合わせマークの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0349212A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999048149A1 (en) * | 1998-03-18 | 1999-09-23 | Advanced Micro Devices, Inc. | Stepper alignment mark formation with dual field oxide process |
-
1989
- 1989-07-17 JP JP1184261A patent/JPH0349212A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999048149A1 (en) * | 1998-03-18 | 1999-09-23 | Advanced Micro Devices, Inc. | Stepper alignment mark formation with dual field oxide process |
| US6249036B1 (en) | 1998-03-18 | 2001-06-19 | Advanced Micro Devices, Inc. | Stepper alignment mark formation with dual field oxide process |
| US6420224B2 (en) * | 1998-03-18 | 2002-07-16 | Advanced Micro Devices, Inc. | Stepper alignment mark formation with dual field oxide process |
| KR100655942B1 (ko) * | 1998-03-18 | 2006-12-12 | 스펜션 엘엘씨 | 이중 필드 산화물 공정을 이용한 스테퍼 정렬 마크 형성 |
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