JPH07162012A - 静電誘導トランジスタ及び静電誘導トランジスタの製造方法 - Google Patents
静電誘導トランジスタ及び静電誘導トランジスタの製造方法Info
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- JPH07162012A JPH07162012A JP30643393A JP30643393A JPH07162012A JP H07162012 A JPH07162012 A JP H07162012A JP 30643393 A JP30643393 A JP 30643393A JP 30643393 A JP30643393 A JP 30643393A JP H07162012 A JPH07162012 A JP H07162012A
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Abstract
(57)【要約】
【目的】 ゲートコンタクト不良のない静電誘導トラン
ジスタ、及び複雑な工程を用いずに歩留まりを高くす
る。 【構成】 ゲート拡散用の溝４の側壁４aに60度〜80度
の角度を付けることで、オーバーハングの形成を抑制
し、ゲート電極９とゲート領域７のコンタクトを容易に
取れるようにする。
ジスタ、及び複雑な工程を用いずに歩留まりを高くす
る。 【構成】 ゲート拡散用の溝４の側壁４aに60度〜80度
の角度を付けることで、オーバーハングの形成を抑制
し、ゲート電極９とゲート領域７のコンタクトを容易に
取れるようにする。
Description
【０００１】
【産業上の利用分野】本発明は、ゲートの浮遊容量を低
減して高周波特性を向上させるようにした静電誘導トラ
ンジスタ及び静電誘導トランジスタの製造方法に関す
る。
減して高周波特性を向上させるようにした静電誘導トラ
ンジスタ及び静電誘導トランジスタの製造方法に関す
る。
【０００２】
【従来の技術】従来の高周波帯に使用される電力用の静
電誘導トランジスタは、図３の(a)〜(e)に示す各工程で
作成される。
電誘導トランジスタは、図３の(a)〜(e)に示す各工程で
作成される。
【０００３】すなわち、シリコンでなる「Ｎプラス」の
半導体基板１の上に「Ｎマイナス」のエピタキシャル層
２を形成し、フォトリソグラフィーによりレジスト３を
パターニングする(図３(a))。
半導体基板１の上に「Ｎマイナス」のエピタキシャル層
２を形成し、フォトリソグラフィーによりレジスト３を
パターニングする(図３(a))。
【０００４】次に、ドライエッチングにより溝４を形成
し、窒化膜５を形成した後、全面ドライエッチングを行
い、溝４の側壁部のみに窒化膜５を残す(図３(b))。
し、窒化膜５を形成した後、全面ドライエッチングを行
い、溝４の側壁部のみに窒化膜５を残す(図３(b))。
【０００５】レジスト３を除去した後、選択酸化を行っ
て表面と溝４の底部に酸化膜６を形成する。次に窒化膜
５を除去した後にボロンを熱拡散してゲート領域７を形
成する(図３(c))。
て表面と溝４の底部に酸化膜６を形成する。次に窒化膜
５を除去した後にボロンを熱拡散してゲート領域７を形
成する(図３(c))。
【０００６】次に、表面の酸化膜６にフォトリソグラフ
ィーによりソースの拡散窓をあけ、砒素を拡散し、ソー
ス領域８を形成した後(図３(d))、Ａl(アルミニウム)に
よりゲート電極９及びソース電極10をパターニングする
(図３(e))。
ィーによりソースの拡散窓をあけ、砒素を拡散し、ソー
ス領域８を形成した後(図３(d))、Ａl(アルミニウム)に
よりゲート電極９及びソース電極10をパターニングする
(図３(e))。
【０００７】このようにして製造された静電誘導トラン
ジスタの特徴は、半導体基板１の裏面に公知のように形
成される図示しないドレインと対向するゲート部分が酸
化膜６で形成されているため、ドレイン方向には空乏層
の伸びが少なく、よってゲート，ドレイン間容量が低減
され、高周波動作を行うことができる点にある。
ジスタの特徴は、半導体基板１の裏面に公知のように形
成される図示しないドレインと対向するゲート部分が酸
化膜６で形成されているため、ドレイン方向には空乏層
の伸びが少なく、よってゲート，ドレイン間容量が低減
され、高周波動作を行うことができる点にある。
【０００８】
【発明が解決しようとする課題】ところが、前記従来の
構造のものではＡl電極とゲート領域とのコンタクトを
取る場合、酸化した後の溝４の形状が図４の(b)のよう
に酸化膜６により歪み、Ａlスパッタを行うと、図４の
(c)のようにひさし(オーバーハング)ができるため、ゲ
ートのコンタクトが取れなくなる場合があり、ゲート抵
抗が大きくなったり、製造工程が複雑になり歩留まりが
悪くなるおそれがある。
構造のものではＡl電極とゲート領域とのコンタクトを
取る場合、酸化した後の溝４の形状が図４の(b)のよう
に酸化膜６により歪み、Ａlスパッタを行うと、図４の
(c)のようにひさし(オーバーハング)ができるため、ゲ
ートのコンタクトが取れなくなる場合があり、ゲート抵
抗が大きくなったり、製造工程が複雑になり歩留まりが
悪くなるおそれがある。
【０００９】本発明の目的は、ゲートコンタクト不良の
ない静電誘導トランジスタ、及び複雑な工程を用いずに
歩留まりを高くすることができる静電誘導トランジスタ
の製造方法を提供することにある。
ない静電誘導トランジスタ、及び複雑な工程を用いずに
歩留まりを高くすることができる静電誘導トランジスタ
の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、低抵抗の第１の導電型の半導体基板の裏
側にドレイン電極が形成され、該半導体基板の上面に高
抵抗の第１の導電型の半導体層が形成され、該半導体層
の上に低抵抗の第１の導電型のソース領域が形成され、
該ソース領域の少なくとも一部を囲むように溝が形成さ
れ、該溝の下部には酸化シリコン層が形成されており、
前記溝の側壁に前記第１の導電型と反対の第２の導電型
のゲート領域が形成されている静電誘導トランジスタに
おいて、前記溝の側壁に、その角度が60度から80度の範
囲内のテーパーを設けたことを特徴とする。
め、本発明は、低抵抗の第１の導電型の半導体基板の裏
側にドレイン電極が形成され、該半導体基板の上面に高
抵抗の第１の導電型の半導体層が形成され、該半導体層
の上に低抵抗の第１の導電型のソース領域が形成され、
該ソース領域の少なくとも一部を囲むように溝が形成さ
れ、該溝の下部には酸化シリコン層が形成されており、
前記溝の側壁に前記第１の導電型と反対の第２の導電型
のゲート領域が形成されている静電誘導トランジスタに
おいて、前記溝の側壁に、その角度が60度から80度の範
囲内のテーパーを設けたことを特徴とする。
【００１１】また、低抵抗の第１の導電型の半導体基板
の裏側にドレイン電極が形成され、該半導体基板の上面
に高抵抗の第１の導電型の半導体層が形成され、該半導
体層の上に低抵抗の第１の導電型のソース領域が形成さ
れ、該ソース領域の少なくとも一部を囲むように溝が形
成され、該溝の下部には酸化シリコン層が形成されてお
り、前記溝の側壁に前記第１の導電型と反対の第２の導
電型のゲート領域が形成されている静電誘導トランジス
タの製造方法において、前記高抵抗の第１の導電型の半
導体層に溝を切った後に全面酸化し、写真工程によりレ
ジストのパターニングを行う工程を有し、前記レジスト
をマスクとしてウエットエッチングにより前記溝の側壁
部分の酸化膜を除去することによりゲート拡散窓を形成
し、熱拡散によりゲート領域を形成し、ゲート電極を前
記ゲート領域にオーミック接合させることを特徴とす
る。
の裏側にドレイン電極が形成され、該半導体基板の上面
に高抵抗の第１の導電型の半導体層が形成され、該半導
体層の上に低抵抗の第１の導電型のソース領域が形成さ
れ、該ソース領域の少なくとも一部を囲むように溝が形
成され、該溝の下部には酸化シリコン層が形成されてお
り、前記溝の側壁に前記第１の導電型と反対の第２の導
電型のゲート領域が形成されている静電誘導トランジス
タの製造方法において、前記高抵抗の第１の導電型の半
導体層に溝を切った後に全面酸化し、写真工程によりレ
ジストのパターニングを行う工程を有し、前記レジスト
をマスクとしてウエットエッチングにより前記溝の側壁
部分の酸化膜を除去することによりゲート拡散窓を形成
し、熱拡散によりゲート領域を形成し、ゲート電極を前
記ゲート領域にオーミック接合させることを特徴とす
る。
【００１２】
【作用】前記手段によれば、ゲート拡散用の溝の側壁に
60度〜80度の角度を付けることにより、従来の問題点で
あったＡl膜をスパッタで形成する際に、図４のような
オーバーハング形状が改善され、ゲート電極とゲート領
域のコンタクトが容易に取れ、また、より複雑な工程を
採用することなく、従来の製造工程と殆ど同じ工程によ
り製造が可能になる。
60度〜80度の角度を付けることにより、従来の問題点で
あったＡl膜をスパッタで形成する際に、図４のような
オーバーハング形状が改善され、ゲート電極とゲート領
域のコンタクトが容易に取れ、また、より複雑な工程を
採用することなく、従来の製造工程と殆ど同じ工程によ
り製造が可能になる。
【００１３】また、高抵抗の第１の半導体層に溝を切っ
た後に全面酸化する工程と写真工程によりレジストのパ
ターニングを行い、前記レジストをマスクとしてウエッ
トエッチングにより前記溝の側壁部分の酸化膜を除去し
た後、熱拡散によりゲート領域を形成し、ゲート電極を
上記ゲート領域にオーミック接合させる工程を採用する
ことにより、工程が簡略化されると共に、溝の側壁の窒
化膜の形状変化を気にすることがなくなり、Ａl膜をス
パッタにより形成する際のオーバーハングになりにくい
形状となるため、ゲート電極とゲート領域のコンタクト
が取りやすく、高歩留まりにもつながる。
た後に全面酸化する工程と写真工程によりレジストのパ
ターニングを行い、前記レジストをマスクとしてウエッ
トエッチングにより前記溝の側壁部分の酸化膜を除去し
た後、熱拡散によりゲート領域を形成し、ゲート電極を
上記ゲート領域にオーミック接合させる工程を採用する
ことにより、工程が簡略化されると共に、溝の側壁の窒
化膜の形状変化を気にすることがなくなり、Ａl膜をス
パッタにより形成する際のオーバーハングになりにくい
形状となるため、ゲート電極とゲート領域のコンタクト
が取りやすく、高歩留まりにもつながる。
【００１４】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。なお、図３，図４に基づいて説明した部材に
対応する部材には同一符号を付して詳しい説明は省略す
る。
説明する。なお、図３，図４に基づいて説明した部材に
対応する部材には同一符号を付して詳しい説明は省略す
る。
【００１５】図１(a)〜(c)は本発明に係る静電誘導トラ
ンジスタの第１実施例の構成と、その製造工程を示すも
のである。
ンジスタの第１実施例の構成と、その製造工程を示すも
のである。
【００１６】第１実施例では、図のように「Ｎプラス」
の半導体基板１上に「Ｎマイナス」のエピタキシャル層
２が形成されている。そして、エピタキシャル層２の表
面側に溝４が形成されていて、窒化膜５が形成される溝
４の側壁４aの角度Ａは60度〜80度となっている(図１
(a))。また、溝４の底と表面側には酸化シリコンからな
る酸化膜６が形成され(図１(b))、溝４の側壁４aからエ
ピタキシャル層２にゲート拡散窓(ゲート領域)７があ
り、ゲート電極９とオーミック接合されている(図１
(c))。
の半導体基板１上に「Ｎマイナス」のエピタキシャル層
２が形成されている。そして、エピタキシャル層２の表
面側に溝４が形成されていて、窒化膜５が形成される溝
４の側壁４aの角度Ａは60度〜80度となっている(図１
(a))。また、溝４の底と表面側には酸化シリコンからな
る酸化膜６が形成され(図１(b))、溝４の側壁４aからエ
ピタキシャル層２にゲート拡散窓(ゲート領域)７があ
り、ゲート電極９とオーミック接合されている(図１
(c))。
【００１７】溝４をドライエッチングにより形成する
際、通常であれば垂直にエッチングを行うが、本実施例
ではＳＦ6＋ＣＣl4系のガスを用いてエッチングを行う
と、側壁４aにポリマーを付着させながらエッチングが
行われるため、テーパーが付くことになる。
際、通常であれば垂直にエッチングを行うが、本実施例
ではＳＦ6＋ＣＣl4系のガスを用いてエッチングを行う
と、側壁４aにポリマーを付着させながらエッチングが
行われるため、テーパーが付くことになる。
【００１８】テーパー角度は60度以下であると、次の工
程による窒化膜５をエッチングする際に溝４の側壁４a
部分の窒化膜５もエッチングされてしまうため、60度以
上でなければならない。また、テーパー角度が80度以上
だとＡlをスパッタしたときに溝４の両側にオーバーハ
ングができてしまい、ステップカバーがうまくいかずゲ
ート領域７とのコンタクトが取れなくなる。
程による窒化膜５をエッチングする際に溝４の側壁４a
部分の窒化膜５もエッチングされてしまうため、60度以
上でなければならない。また、テーパー角度が80度以上
だとＡlをスパッタしたときに溝４の両側にオーバーハ
ングができてしまい、ステップカバーがうまくいかずゲ
ート領域７とのコンタクトが取れなくなる。
【００１９】テーパー角度の調整については、ＳＦ6：
ＣＣl4の流量比を変えることによりテーパー角度を自由
に調整できる。ＣＣl4の流量を増やしていくほどテーパ
ー角度は小さくなってくる。
ＣＣl4の流量比を変えることによりテーパー角度を自由
に調整できる。ＣＣl4の流量を増やしていくほどテーパ
ー角度は小さくなってくる。
【００２０】図２(a)〜(e)は本発明に係る静電誘導トラ
ンジスタの第２実施例の構成と、その製造工程を示すも
のである。
ンジスタの第２実施例の構成と、その製造工程を示すも
のである。
【００２１】第２実施例では、図のように「Ｎプラス」
の半導体基板１上に「Ｎマイナス」のエピタキシャル層
２が形成されている半導体基板１を用いて、まずフォト
リソグラフィーによりレジスト３をパターニングして溝
４を切るためのマスクを形成する。次にＳＦ6系のガス
でシリコンのドライエッチングを行い、溝４を形成す
る。このときのレジスト３の厚みは約１μmであり、溝
４の幅は５μm、深さは１μmである(図２(a))。
の半導体基板１上に「Ｎマイナス」のエピタキシャル層
２が形成されている半導体基板１を用いて、まずフォト
リソグラフィーによりレジスト３をパターニングして溝
４を切るためのマスクを形成する。次にＳＦ6系のガス
でシリコンのドライエッチングを行い、溝４を形成す
る。このときのレジスト３の厚みは約１μmであり、溝
４の幅は５μm、深さは１μmである(図２(a))。
【００２２】レジスト３を除去した後、全面酸化を行
い、フィールド酸化膜(酸化シリコン層)６をフォトリソ
グラフィーによりレジスト３のパターニングを行い、酸
化膜６のエッチングを行うためのマスクを形成する(図
２(b))。
い、フィールド酸化膜(酸化シリコン層)６をフォトリソ
グラフィーによりレジスト３のパターニングを行い、酸
化膜６のエッチングを行うためのマスクを形成する(図
２(b))。
【００２３】次に、バッファーフッ酸により酸化膜６の
ウエットエッチングを行い、ゲート拡散用の窓あけを行
う。レジスト除去後、熱拡散によりボロンを拡散させ、
ゲート領域７が形成される(図２(c))。
ウエットエッチングを行い、ゲート拡散用の窓あけを行
う。レジスト除去後、熱拡散によりボロンを拡散させ、
ゲート領域７が形成される(図２(c))。
【００２４】次に、フォトリソグラフィーによりソース
拡散用窓あけのためのレジストパターニングを行い、Ｃ
Ｆ4系のガスにより酸化膜６をドライエッチングしてソ
ース拡散窓を形成し、インプラにより砒素の注入を行
い、拡散工程を経てソース領域８が完成する(図２
(d))。
拡散用窓あけのためのレジストパターニングを行い、Ｃ
Ｆ4系のガスにより酸化膜６をドライエッチングしてソ
ース拡散窓を形成し、インプラにより砒素の注入を行
い、拡散工程を経てソース領域８が完成する(図２
(d))。
【００２５】次に、Ａlスパッタを行った後、フォトリ
ソグラフィーによりレジスト３をパターニングし、ゲー
ト電極９，ソース電極10を形成するためのマスクとす
る。次にＳiＣl4系のガスによりＡlをドライエッチング
し、レジスト３を除去すれば素子は完成する(図２
(e))。
ソグラフィーによりレジスト３をパターニングし、ゲー
ト電極９，ソース電極10を形成するためのマスクとす
る。次にＳiＣl4系のガスによりＡlをドライエッチング
し、レジスト３を除去すれば素子は完成する(図２
(e))。
【００２６】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、ソース領域の少なくとも一部を囲むように
して形成された溝の側壁のテーパーが60度〜80度の範囲
内にあることで、ゲートコンタクト不良などによる歩留
まり低下を防止した静電誘導トランジスタを提供するこ
とができる。
明によれば、ソース領域の少なくとも一部を囲むように
して形成された溝の側壁のテーパーが60度〜80度の範囲
内にあることで、ゲートコンタクト不良などによる歩留
まり低下を防止した静電誘導トランジスタを提供するこ
とができる。
【００２７】請求項２記載の発明によれば、複雑な工程
を用いずに素子を形成することができ、また、従来の問
題点であった、ゲートコンタクトを形成するときの酸化
膜による形状変化がないため、ゲートコンタクト不良な
どによる歩留まりの低下などを改善することができる静
電誘導トランジスタの製造方法を提供することができ
る。
を用いずに素子を形成することができ、また、従来の問
題点であった、ゲートコンタクトを形成するときの酸化
膜による形状変化がないため、ゲートコンタクト不良な
どによる歩留まりの低下などを改善することができる静
電誘導トランジスタの製造方法を提供することができ
る。
【図１】本発明の静電誘導トランジスタの第１実施例の
構成と製造工程を示す図である。
構成と製造工程を示す図である。
【図２】本発明の静電誘導トランジスタの第２実施例の
構成と製造工程を示す図である。
構成と製造工程を示す図である。
【図３】従来の静電誘導トランジスタの構成と製造工程
を示す図である。
を示す図である。
【図４】従来の静電誘導トランジスタの不具合を説明す
るための説明図である。
るための説明図である。
１…半導体基板、 ２…エピタキシャル層、 ３…レジ
スト、 ４…溝、 ４a…側壁、 ７…ゲート領域、
８…ソース領域、 ９…ゲート電極、 10…ソース電
極。
スト、 ４…溝、 ４a…側壁、 ７…ゲート領域、
８…ソース領域、 ９…ゲート電極、 10…ソース電
極。
Claims (2)
- 【請求項１】 低抵抗の第１の導電型の半導体基板の裏
側にドレイン電極が形成され、該半導体基板の上面に高
抵抗の第１の導電型の半導体層が形成され、該半導体層
の上に低抵抗の第１の導電型のソース領域が形成され、
該ソース領域の少なくとも一部を囲むように溝が形成さ
れ、該溝の下部には酸化シリコン層が形成されており、
前記溝の側壁に前記第１の導電型と反対の第２の導電型
のゲート領域が形成されている静電誘導トランジスタに
おいて、前記溝の側壁に、その角度が60度から80度の範
囲内のテーパーを設けたことを特徴とする静電誘導トラ
ンジスタ。 - 【請求項２】 低抵抗の第１の導電型の半導体基板の裏
側にドレイン電極が形成され、該半導体基板の上面に高
抵抗の第１の導電型の半導体層が形成され、該半導体層
の上に低抵抗の第１の導電型のソース領域が形成され、
該ソース領域の少なくとも一部を囲むように溝が形成さ
れ、該溝の下部には酸化シリコン層が形成されており、
前記溝の側壁に前記第１の導電型と反対の第２の導電型
のゲート領域が形成されている静電誘導トランジスタの
製造方法において、前記高抵抗の第１の導電型の半導体
層に溝を切った後に全面酸化し、写真工程によりレジス
トのパターニングを行う工程を有し、前記レジストをマ
スクとしてウエットエッチングにより前記溝の側壁部分
の酸化膜を除去することによりゲート拡散窓を形成し、
熱拡散によりゲート領域を形成し、ゲート電極を前記ゲ
ート領域にオーミック接合させることを特徴とする静電
誘導トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30643393A JP3352792B2 (ja) | 1993-12-07 | 1993-12-07 | 静電誘導トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30643393A JP3352792B2 (ja) | 1993-12-07 | 1993-12-07 | 静電誘導トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07162012A true JPH07162012A (ja) | 1995-06-23 |
| JP3352792B2 JP3352792B2 (ja) | 2002-12-03 |
Family
ID=17956961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30643393A Expired - Fee Related JP3352792B2 (ja) | 1993-12-07 | 1993-12-07 | 静電誘導トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3352792B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100511905B1 (ko) * | 1999-12-02 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 디바이스 및 그 제조방법 |
-
1993
- 1993-12-07 JP JP30643393A patent/JP3352792B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100511905B1 (ko) * | 1999-12-02 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 디바이스 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3352792B2 (ja) | 2002-12-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |