JPH0349300A - プリント板 - Google Patents

プリント板

Info

Publication number
JPH0349300A
JPH0349300A JP18513289A JP18513289A JPH0349300A JP H0349300 A JPH0349300 A JP H0349300A JP 18513289 A JP18513289 A JP 18513289A JP 18513289 A JP18513289 A JP 18513289A JP H0349300 A JPH0349300 A JP H0349300A
Authority
JP
Japan
Prior art keywords
pattern
conductive layer
signal
land
signal pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP18513289A
Other languages
English (en)
Inventor
Minoru Nakamura
稔 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fanuc Corp
Original Assignee
Fanuc Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fanuc Corp filed Critical Fanuc Corp
Priority to JP18513289A priority Critical patent/JPH0349300A/ja
Publication of JPH0349300A publication Critical patent/JPH0349300A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits

Landscapes

  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数の導電層を有するプリント板に関し、特に
プリント板内のノイズを低減するシールドパターンを有
するプリント板に関する。
〔従来の技術〕
数値制御装置等の制御装置に使用されるプリント板は多
層化、ＳＭＴ部品（表面実装部品）の採用によって、よ
り高密度化している。このために、プリント板のパター
ン間の距離も小さくなり、パターン間のノイズを受は易
くなる。
〔発明が解決しようとする課題〕
一般にディジタル信号はこれらのノイズに対しては影響
が少ないが、アナログ信号等は直接ノイズの影響によっ
て、信号のレベルが変化してしまう。特に、最近のプリ
ント板では、クロック周波数が早くなり、ディジタル信
号からのノイズの影響も大きくなる。
本発明はこのような点に鑑みてなされたものであり、信
号パターンをアースパターンで囲んでノイズの影響を低
減したプリント板を提供することを目的とする。
〔課題を解決するための手段〕
本発明では上記課題を解決するために、複数の導電層を
有するプリント板において、第１の導電層で、信号パタ
ーンを設け、前記信号パターンの周囲をアースパターン
で囲み、前記第１の導電層の上部の第２の導電層、及び
前記第１の下部の第３の導電層にアースパターンを設け
て、前記信号パターンを囲むことを特徴とするプリント
板が、提供される。
〔作用〕
信号パターンは第１の導電層でその周囲を、第２の導電
層で上部を、第３の導電層で下部をそれぞれアースパタ
ーンで囲まれることとなり、他の信号からのノイズを低
減できる。
［実施例］ 以下、本発明の一実施例を図面に基づいて説明する。
第１図は本発明のプリント板のパターンを示す図である
。信号パターン１は周囲をアースパターン１０で囲まれ
ている。信号パターンｌはアナログ信号に使用される。
信号パターン１には両端に部品実装用のランド１１．１
２があり、このランド１１．１２はアースパターン】０
からは隔離されている。アースパターン１０にはアース
パターンを上下の層と接続するためのランド１３がある
。
アースパターン２０は信号パターンｌの」二部の導電層
に設けられており、アースパターンｌＯのランド１３と
ランド２３のスルーホールによって接続されている。ア
ースパターン２０にはアースパターンｌのランド１１．
１２に対応するランド２１．２２があり、それらはアー
スパターン２０とは隔離されている。
アースパターン３０は、信号パターン１の導電層の下部
の導電層に設けられたアースパターンである。アースパ
ターン３０にはランド３３があり、アースパターン１０
のランド１３とランド３３のスルーホールによって接続
されている。ランド３Ｉ及び３２はアースパターン３０
から隔離されている。
このようにして、信号パターンｌは周囲をアースパター
ン１０に・よって、上部をアースパターン２０によって
、下品をアースパターン３０によって囲まれており、は
ぼ完全に他の信号から静電遮蔽されており、他の信号か
らのノイズ等を減少させるこ止ができる。
第２図はプリント板の部分断面図である。プリント板４
０は銅の６個の導電層４１．４２．４３．４４．４５及
び４６から構成されおり、その間にはガラスエポキシ樹
脂等の絶縁材料で構成される絶縁層５１．５２．５３．
５４及び５５がある。
図では上部が部品実装面であり、下部が半田面である。
導電層４３は＋５ｖ、導電層４４はアース層である。
ここで、第１図のアースパターン２０を導電層４４、信
号パターンｌ及びアースパターン１０を導電層４５、ア
ースパターン３０を導電層４６とすることにより、信号
パターン１をほぼ完全に静電遮蔽することができ、他の
信号からのノイズを低減することができる。
なお、第１図ではアースパターン２０の層を専用のアー
スパターンとして構成したが、導電層全体がアースパタ
ーンとしたアース、パターン層をそのまま使用してもよ
い。
上記の説明では、信号パターンをアナログ信号として説
明したが、ディジタル信号でも距離が非常に長くなる場
合には同様に使用することもできる。
〔発明の効果〕
以上説明したように本発明では、信号パターンを周囲、
上下をアースパターンで囲むように構成したので、信号
パターンをほぼ完全に静電遮蔽することができ、他の信
号からのノイズの影響を低減することができる。
【図面の簡単な説明】
第１図は本発明のプリント板のパターンを示す図、 第２図はプリント板の部分断面図である。 信号パターン アースパターン アースパターン アースパターン プリント板 導電層

Claims (2)

    【特許請求の範囲】
  1. （１）複数の導電層を有するプリント板において、第１
    の導電層で、信号パターンを設け、前記信号パターンの
    周囲をアースパターンで囲み、前記第１の導電層の上部
    の第２の導電層、及び前記第１の下部の第３の導電層に
    アースパターンを設けて、前記信号パターンを囲むこと
    を特徴とするプリント板。
  2. （２）前記信号パターンはアナログ信号に使用され、デ
    ィジタル信号からのノイズを防止することを特徴とする
    特許請求の範囲第１項記載のプリント板。
JP18513289A 1989-07-18 1989-07-18 プリント板 Pending JPH0349300A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18513289A JPH0349300A (ja) 1989-07-18 1989-07-18 プリント板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18513289A JPH0349300A (ja) 1989-07-18 1989-07-18 プリント板

Publications (1)

Publication Number Publication Date
JPH0349300A true JPH0349300A (ja) 1991-03-04

Family

ID=16165434

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18513289A Pending JPH0349300A (ja) 1989-07-18 1989-07-18 プリント板

Country Status (1)

Country Link
JP (1) JPH0349300A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5768109A (en) * 1991-06-26 1998-06-16 Hughes Electronics Multi-layer circuit board and semiconductor flip chip connection

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59188992A (ja) * 1983-04-12 1984-10-26 株式会社東芝 プリント配線基板

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59188992A (ja) * 1983-04-12 1984-10-26 株式会社東芝 プリント配線基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5768109A (en) * 1991-06-26 1998-06-16 Hughes Electronics Multi-layer circuit board and semiconductor flip chip connection

Similar Documents

Publication Publication Date Title
US4739453A (en) Shielding apparatus for a printed circuit board
US5030800A (en) Printed wiring board with an electronic wave shielding layer
JP3265669B2 (ja) プリント基板
US6265672B1 (en) Multiple layer module structure for printed circuit board
US6232560B1 (en) Arrangement of printed circuit traces
US5955704A (en) Optimal PWA high density routing to minimize EMI substrate coupling in a computer system
JPH04352305A (ja) 三層構造スパイラルインダクタのインダクタンスの調整方法
JPH02241078A (ja) シールド層を備えるプリント配線板
JPH04793A (ja) プリント配線板における電磁波シールド層とアース回路の接続方法
JP3082579B2 (ja) シールドケース
JPH0349300A (ja) プリント板
GB2259189A (en) Shielding printed wiring boards
JPS63170988A (ja) 混成集積回路
JPH07114317B2 (ja) 電子機器のシールド構造
JPS6017914Y2 (ja) プリント回路基板
JP2529605Y2 (ja) 高周波機器
JP2580232B2 (ja) 多層プリント基板
JPH05335771A (ja) 電磁波遮蔽構造
JPH11284291A (ja) 回路基板およびこの回路基板を搭載した液晶表示装置
JPH02226801A (ja) 分布定数型伝送線路
JP2614034B2 (ja) プリント配線板
JP2819847B2 (ja) パターン構造
JPH11121933A (ja) 多層プリント配線板および電子部品を実装したプリント配線板
JPH05235679A (ja) 回路基板
JPH11121933A5 (ja)