JPH0349411A - リセット付ｃｍｏｓラッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、ＣＭＯＳラッチ回路に関し、特にリセット付
ＣＭＯＳラッチ回路に関する。

［従来の技術］ 従来、この種のラッチ回路は、第６図に示すように構成
されていた。

即ち、第２の電源ｖ０゜と第１の電源Ｖ　ｓｓとの間に
は、ＰチャネルＭＯ８Ｆ　ＥＴＱ２３．Ｑ２２及びＮチ
ャネルＭＯ８ＦＥＴＱ２１．Ｑ２０が直列に接続されて
いる。また、第２の電源Ｖ。０と上記ＰチャネルＭＯ８
ＦＥＴ０２２のドレインとの間には、上記ＰチャネルＭ
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ２１．　Ｑ２□と並列にＰチャネ
ルＭＯＳＦＥＴＱ２？−Ｑ２８が直列接続されている。

更に、ＮチャネルＭＯ８ＦＥＴＱ２＋３のドレインと第
１の電源ＶＳＳとの間には、上記ＮチャネルＭＯ８ＦＥ
ＴＱ２８．Ｑ２０と並列にＮチャネルＭＯＳ　Ｆ　Ｅ　
Ｔ　Ｑ２＋５．Ｑ２４が直列に接続されている。

ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ２０．　Ｑ２３の各ゲートには
、データ入力信号りが入力されている。また、ＭＯ８Ｆ
ＥＴＱ２１．Ｑ２Ｇの各ゲートには、第１のゲート入力
信号Ｇが入力されている。更にＭＯ８ＦＥＴＱ２□、Ｑ
２６の各ゲートには、第２のゲート入力信号Ｇが入力さ
れている。

一方、共通接続されたＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２１
．Ｑ　２２゜Ｑ　２５１　　Ｑ　２’ａの各ドレインは
、ＮＯＲゲート２の一方の入力端に接続されている。ま
た、このＮＯＲゲート２の他方の入力端にはリセ・ソト
入力信号Ｒが入力されている。そして、このＮＯＲゲー
ト２の出力信号は、データ出力信号Ｑとして出力される
と共に、ＭＯ３ＦＥＴＱ２４．Ｑ２７の各ゲート及びイ
ンバータ３の入力端に供給されている。インバータ３の
出力はデータ出力信号Ｑとして出力されている。

次に、上記のように構成されたＣＭＯＳラッチ回路の動
作について説明する。

いま、第１のゲート入力信号ＧがＩＩ　）（ＩＩ、第２
のゲート入力信号Ｇが”Ｌ”のとき、データ入力信号り
が取り込まれると、データ入力信号りは、１段目のＣＭ
ＯＳインバータによって反転され、更にＮＯＲゲート２
を通して再び同位相に戻り、データ出力信号Ｑとして出
力される。

次に、第１のゲート入力信号Ｇが“Ｌパ、第２のゲート
入力信号ＧがＩＩＨ”に転じると、ＭＯ８ＦＥＴＱ２５
．Ｑ２Ｂが共にオンし、ＭＯ８ＦＥＴＱ　２４１　Ｑ　
２７にはＮＯＲゲート２を介してデータ出力信号Ｑが正
帰還されるので、データ出力信号Ｑは、そのまま保持さ
れる。

第１のゲート入力信号Ｇが１１１．　ＩＩ、第２のゲー
ト入力信号Ｇが′Ｈ゛のとき、リセット入力信号Ｒが“
Ｈ”になると、ＮＯＲゲート２の出力、即ちデータ出力
信号Ｑは“Ｌ゛となる。

この場合でも、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２４．Ｑ　
２７にはＮＯＲゲート２を介して正帰還がかかるので、
データ出力信号Ｑとして、Ｌ”が保持される。

［発明が解決しようとする課題］ 上述した従来のＣＭＯＳラッチ回路は、ＮＯＲゲート２
が４素子、インバータ３が２素子からなるので、全体で
１４素子を必要とし、素子数が多く、このラッチ回路を
多数集積化した場合にチップサイズが大型化するという
問題点がある。

また、従来のＣＭＯＳラッチ回路では、第１のゲート入
力信号の配線がＮチャネルＭＯ８ＦＥＴＱ　２１とＰチ
ャネルＭＯ８ＦＥＴＱ２．のゲートに接続され、第２の
ゲート入力信号の配線がＮチャネルＭＯ８ＦＥＴＱ２１
ＳとＰチャネルＭＯ８ＦＥＴＱ２□のゲートに接続され
ている。このため、第７図に示すように、チップ上のＰ
チャネルＭＯ８領域と、ＮチャネルＭＯ８領域の夫々に
第１及び第２のゲート入力信号の配線を施さなければな
らず、配線パターンの占有面積が増大し、これによって
もチップサイズが大型化するという問題点があった。

本発明はかかる問題点に鑑みてなされたものであって、
素子数及び配線パターンの占有面積の削減を図ることが
でき、これによりチップサイズの小型化を図ることがで
きるリセット付ＣＭＯＳラッチ回路を提供することを目
的とする。

［課題を解決するための手段］ 本発明に係るリセット付ＣＭＯＳラッチ回路は、反転デ
ータ出力端とデータ出力端との間に接続されたインバー
タと、前記反転データ出力端と第１の電源端子との間に
直列に接続され、ゲートに夫々第１のゲート入力信号、
データ入力信号及びリセット入力信号を入力する第１導
電型の第１、第２及び第３のＭＯ８トランジスタと、第
２の電源端子と前記反転データ出力端との間に直列に接
続され、ゲートに夫々データ入力信号及び第２のゲート
入力信号を入力する第２導電型の第４及び第５のＭＯＳ
トランジスタと、前記第２の電源端子と前記反転データ
出力端との間に接続され、ゲートにリセット入力信号を
入力する第２導電型の第６のＭＯＳトランジスタと、前
記反転データ出力端と前記第１の電源端子との間に直列
に接続され、ゲートに夫々第２のゲート入力信号及び前
記インバータの出力信号を入力する第１導電型の第７及
び第８のＭＯ８トランジスタと、前記第２の電源端子と
前記反転データ出力端との間に接続され、ゲートに前記
インバータの出力信号を入力する第２導電型の第９のＭ
ＯＳトランジスタとを備えたことを特徴とする。

［作用］ リセット入力信号によって駆動される第３のＭＯＳトラ
ンジスタがオン状態であるとき、第１及び第２のゲート
入力信号によって第１及び第５のＭＯ３トランジスタが
オンになると、初段のＣＭＯＳインバータが機能して、
データ入力信号が取り込まれ、反転される。更に、その
出力は、インバータによって同位相に戻され、データ出
力信号として出力される。

第１及び第２のゲート入力信号によって第１及び第５の
ＭＯＳトランジスタがオフ状態に転じると、第７のＭＯ
８トランジスタがオン状態になり、第８及び第９のＭＯ
８トランジスタのゲートへのデータ出力信号の正帰還に
よって、データ出力信号は保持状態となる。

一方、リセット入力信号によって第６のＭＯＳトランジ
スタをオン状態にすると、反転データ出力端は強制的に
第２の電源レベル、データ出力端は第１の電源レベルに
リセットされる。

このように、本発明によれば、従来のものに比較して回
路素子の数を３素子分減らすことができ、ゲート入力信
号の配線もＰチャネルＭＯ３領域とＮチャネル間Ｏ８領
域とで各１本ずつ設ければ良い。

［実施例コ 以下、添付の図面を参照しながら、本発明の実施例につ
いて説明する。

第１図は本発明の第１の実施例に係るリセット付ＣＭＯ
Ｓラッチ回路の構成を示す回路図である。

第２の電源ｖ０゜と第１の電源ＶＳＳとの間には、Ｐチ
ャネルＭＯ８ＦＥＴＱ４．Ｑ５と、ＮチャネルＭＯ８Ｆ
ＥＴＱＩ　Ｉ　Ｑ２１　　Ｑ３とが直列に接続されてい
る。Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　＝　、Ｑ　５の共通接
続されたドレインと、第１の電源ＶＳＳとの間には、Ｎ
チャネルＭＯ８ＦＥＴＱ７と、ＮチャネルＭＯ８ＦＥＴ
Ｑａとが直列に接続されている。また、第２の電源■。

。と前記ＭＱＳＦＥＴＱ１．Ｑａの共通接続されたドレ
インとの間には、ＰチャネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
　ｅと、ＰチャネルＭＯ８トランジスタＱ８とが並列に
接続されている。

Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２　、Ｑ　４の各ゲートに
は、データ入力信号りが入力されている。ＭＯ８ＦＥＴ
Ｑ、のゲートには、第１のゲート入力信号Ｇが入力され
ている。また、Ｍｏ８ＦＥＴＱ５．Ｑ７の各ゲートには
、第２のゲート入力信号Ｇが入力されている。更に、Ｍ
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ３　、Ｑａの各ゲートには、リセ
ット入力信号Ｒが入力されている。

一方、共通接続されたＭｏ５ＦＥＴＱ１．ＱＩ５１Ｑｏ
　、Ｑ？　、Ｑ９の各ドレインは、インバータ１の入力
端に接続されている。このインバータ１への入力信号は
データ出力信号Ｑとして取り出されている。また、この
インバータ１の出力信号は、データ出力信号Ｑとして出
力されると共に、Ｍｏ５ＦＥＴＱ１　、Ｑａの各ゲート
に供給されている。

次に、上記のように構成された本実施例に係るＣＭＯＳ
ラッチ回路の動作を第２図を参照しながら説明する。

最初に、リセット入力信号Ｒが“ｌ　）（ＩＩ、データ
入力信号りが“Ｌ”、データ出力信号Ｑが“Ｈ”である
とする。このとき、Ｍｏ８ＦＥＴＱ３゜Ｑ４＝Ｑａはオ
ン、Ｍｏ８ＦＥＴＱ２　、Ｑｅ　。

Ｑ８はオフとなっている。

時刻ｔ１で第１のゲート入力信号Ｇが”ＨＩＩ第２のゲ
ート入力信号Ｇが°“Ｌ　ＩＩになると、Ｍｏ８ＦＥＴ
Ｑ１１　Ｑ１０がオンになるので、ＭＯ８ＦＥ　Ｔ　Ｑ
４　、Ｑａを通して電源電圧Ｖ。０がインバータ１の入
力に加えられ、インバータ１の入力電位が上昇し、時刻
ｔ２において、インバータ１の出力は“Ｌ　ｕに反転し
、Ｍｏ８ＦＥＴＱ９はオン、ＭＯ８ＦＥＴＱ、はオフす
る。これにより、インバータ１の入力であるデータ出力
信号Ｑはｖｏ。に保持され、データ出力信号Ｑは０［Ｖ
コに保持される。

時刻ｔ３に第１のゲート入力信号Ｇが°“Ｌ　１１第２
のゲート入力信号Ｇが“Ｈ１１になると、ＭＯ８ＦＥＴ
Ｑ１．Ｑａがオフ、ＭＯ８ＦＥＴＱ７がオンになるが、
ＭＯ８ＦＥＴＱａはオフ、ＭＯ８ＦＥＴＱｓはオンのま
まであるので、データ出力信号Ｑ、Ｑは、夫々ｖｃｃ、
　０　［Ｖ］に保持され続ける。

次に時刻ｔ４でデータ入力信号りが“ＨＩＩになり、時
刻ｔ＋ｓで再び第１のゲート入力信号Ｇが“Ｈ゛、第２
のゲート入力信号Ｇが“Ｌ”になると、Ｍ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｑ　１．Ｑ　５がオンになるので、ＭＯ８ＦＥ
ＴＱｅを通してＭＯ８Ｉｉ’ＥＴＱＩ　、Ｑ２　。

Ｑ３に電流が流れる。ここで、ＭＯ８ＦＥＴＱ、。

Ｑ２．Ｑ３のオン抵抗の合計値を、ＭＯ３Ｉｉ”ＥＴＱ
８のオン抵抗値の約１７３以下に設定しておくと、時刻
ｔ８において、インバータ１の入力は、第３図の入出力
特性曲線が示すように、出力電圧が反転する入力電圧Ｖ
、よりも低くなる。このため、インバータ１から出力さ
れるデータ出力信号Ｑは反転して“Ｈ”となり、ＭＯ８
ＦＥＴＱｅはオフしてインバータ１の入力であるデータ
出力信号ＱはＯ［Ｖコまで下がり、データ出力信号Ｑは
“Ｈｏｏ）こ保持される。

時刻ｔ７に第１のゲート入力信号Ｇが“Ｌ　ＩＩ第２の
ゲート入力信号Ｇが“Ｈ゛に反転すると、ＭＯＳ　Ｆ　
Ｅ　Ｔ　Ｑ　＞　−Ｑｌはオフし、ＭＯ８ＦＥＴＱ７は
オンする。このとき、ＭＯ８ＦＥＴＱｇはオンになって
いるので、インバータ１の入力であるデータ出力信号Ｑ
は０［■］を保持し続ける。

更に、時刻ｔ８でリセット入力信号Ｒが“Ｌ　ＩＩにな
ると、ＭＯ８ＦＥＴＱ＝１がオフ、ＭＯＳＦ”ＥＴ　Ｑ
　ｅがオンする。このとき、ＭＯ８ＦＥＴＱ７　。

Ｑ８は、オンしているので、ＭＯ８ＦＥＴＱｏのオン抵
抗値をＭＯ８ＦＥＴＱ？　、Ｑａのオン抵抗値の合計の
約１／３にしておくと、時刻ｔ９において、インバータ
１の入力は、第３図の入出力電圧ｖ２よりも高くなるの
で、インバータ１から出力される出力データ信号Ｑは、
反転して１１１．１１になり、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　
Ｑ　ｅはオン、ＭＯ８ＦＥＴＱ８はオフする。この結果
、インバータ１の入力であるデータ出力信号Ｑはｖｏ。

に、またデータ出力信号Ｑは０［ｖ］に保持される。

次に、本実施例に係るＣＭＯＳラッチ回路を使用したチ
ップのレイアウト、特にゲート入力配線の状況について
、第４図を参照して説明する。本実施例においては、第
１のゲート入力信号Ｇの配線は、ＮチャネルＭＯ８ＦＥ
ＴＱ、のゲートにのみ入力されるため、ＰチャネルＭＯ
８領域には不要となる。また、第２のゲート入力信号Ｇ
の配線は、ＰチャネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ＩＳ
とＰチャネルＭＯ８ＦＥＴＱ７のゲートに接続されるの
で、チップ上では、ＰチャネルＭＯ８ＦＥＴ領域に第２
のゲート入力配線を１本設け、ＮチャネルＭＯ８領域へ
はチップ内部で適当に延長することにより接続すれば良
い。

第５図は本発明の第２の実施例に係るＣＭＯＳラッチ回
路の回路図である。

本実施例が前述した第１の実施例と異なる点は、第２の
電源ｖ０゜とインバータ１の入力端との間に直列接続さ
れるＭＯ８ＦＥＴＱ４．ＱｅｌのうちＱ６を第２の’！
（ｔ　ｆＲＶ　ｃ　ｃ側に配置した点と、インバータ１
の入力端と第１の電源Ｖｓｓとの間に直列接続されるＭ
Ｏ８ＦＥＴＱｓ　、Ｑ２　、Ｑ、のうちＱ３をインバー
タ１の入力端側に配置した点と、インバータ１の入力端
からインバータ４を介してデータ出力信号Ｑを取り出す
ようにした点である。

その他の構成については第１図に示した回路と同様であ
るため、第１図と同一物には同一符号を付して詳しい説
明を省略する。

本実施例においても、基本的な動作は第１の実施例のも
のと同一であり、先の実施例と同様、本発明の効果を奏
することは明らかである。

また、リセット入力信号Ｒの“Ｌ”レベルのパルス幅、
ケート入力信号Ｇの“）Ｉ　ＩＴレベルのパルス幅、ゲ
ート入力信号Ｇの“Ｌ”レベルのパルス幅、及びデータ
入力信号りが変化してからゲート入力信号Ｇが“ＨＩＩ
から“ｌ、　ＩＩへ、また、ゲート入力信号Ｇが“Ｌ”
から“Ｈ”へと変化するデータ設定時間は、夫々の入力
からインバータ１が変化するまでの時間である。従って
、インバータ１のファンアウトが大きいと負荷容量が大
きくなり、インバータ１のスイッチング時間が長くなる
。

しかしながら、本実施例によれば、インバータ２段を介
してデータ出力信号Ｑを取り出しているので、データ出
力信号Ｑの負荷の影響を全く受けない形で、インバータ
１がスイッチングする。このため、データ出力Ｑの負荷
が大きくても、リセット入力信号Ｒの“ｌ、　１１レベ
ルのパルス幅、ゲート入力信号ＧのＩＩＨ”レベルのパ
ルス幅、ゲート入力信号Ｇの“Ｌ　ＩＩレベルのパルス
幅及びデータ入力信号りのデータ設定時間を短かくでき
る効果がある。

なお、この他、インバータ１の入力にインバータ２段を
直列接続してなるバッファを接続して、データ出力信号
Ｑを取り出す、又はインバータ４若しくはインバータ１
の出力にインバータを１つ接続してデータ出力信号Ｑを
取り出すようにしてもよい。

また、前述した各実施例においては、ＭＯ８ＦＥ　Ｔ　
Ｑ４　、　Ｑａ　、　Ｑｏ　、ＱｓをＰチャネル型、Ｍ
ｏＳＦＥＴＱｌ、Ｑ２．Ｑ３．Ｑｌ、Ｑ８をＮチャネル
型として説明したが、前者のグループをＮチャネル型、
後者のグループをＰチャネル型としてもよい、この場合
、ＭＯ８ＦＥＴＱ４及びＱ５を介してインバータ１に電
源電圧Ｖ　ｃｃが印加されるときは、ＭＯ８ＦＥＴＱ７
がオフされるので、ＭＯ８ＦＥＴＱ４及びＱ６の素子を
小さくすることができ、入力容量も減少する。

［発明の効果コ 以上説明したように、本発明によれば、従来のものに比
較して回路素子の数を３素子分（２０％）減らすことが
できる。また、ゲート入力信号の配線も、ＰチャネルＭ
Ｏ８領域とＮチャネルＭＯ８領域とで各１本ずつとする
ことができ、配線パターンの簡素化を図ることができる
。このため、チップサイズを約３０％小型化することが
できる。

また、本発明は、ゲート入力信号線の配線容量の減少に
よって、高速のＣＭＯＳラッチ回路を提供することがで
きるという効果も奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るＣＭＯＳラッチ回
路の回路図、第２図は同ラッチ回路の動作を示すタイミ
ング図、第３図は同ラッチ回路の入出力特性を示す特性
図、第４図は同ラッチ回路の配線レイアウトを示す平面
図、第５図は本発明の第２の実施例に係るＣＭＯＳラッ
チ回路の回路図、第６図は従来のＣＭＯＳラッチ回路の
回路図、第７図は第６図のラッチ回路の配線レイアウト
を示す平面図である。 １．３．４；インバータ、２；ＮＯＲゲート、Ｑｌ乃至
Ｑ　３　＊　Ｑｌ　＋　Ｑａ　＊　Ｑ２ｏ＊　Ｑ２１１
　Ｑ２４１Ｑ２．；ＮチャネルＭＯ８ＦＥＴ１Ｑ４乃至
Ｑ。。 Ｑ９．Ｑ２□＋　Ｑ２３１　Ｑ２ＢＩ　Ｑ１１？；　Ｐ
チャネルＭＯＳＦＥＴ

Claims (1)

【特許請求の範囲】
1. （１）反転データ出力端とデータ出力端との間に接続さ
   れたインバータと、前記反転データ出力端と第１の電源
   端子との間に直列に接続され、ゲートに夫々第１のゲー
   ト入力信号、データ入力信号及びリセット入力信号を入
   力する第１導電型の第１、第２及び第３のＭＯＳトラン
   ジスタと、第２の電源端子と前記反転データ出力端との
   間に直列に接続され、ゲートに夫々データ入力信号及び
   第２のゲート入力信号を入力する第２導電型の第４及び
   第５のＭＯＳトランジスタと、前記第２の電源端子と前
   記反転データ出力端との間に接続され、ゲートにリセッ
   ト入力信号を入力する第２導電型の第６のＭＯＳトラン
   ジスタと、前記反転データ出力端と前記第１の電源端子
   との間に直列に接続され、ゲートに夫々第２のゲート入
   力信号及び前記インバータの出力信号を入力する第１導
   電型の第７及び第８のＭＯＳトランジスタと、前記第２
   の電源端子と前記反転データ出力端との間に接続され、
   ゲートに前記インバータの出力信号を入力する第２導電
   型の第９のＭＯＳトランジスタとを備えたことを特徴と
   するリセット付ＣＭＯＳラッチ回路。