JPH0349423A

JPH0349423A - クロック形成回路

Info

Publication number: JPH0349423A
Application number: JP1185718A
Authority: JP
Inventors: Koji Orikoshi; 折越　剛二
Original assignee: Nakamichi Corp
Current assignee: Nakamichi Corp
Priority date: 1989-07-18
Filing date: 1989-07-18
Publication date: 1991-03-04
Anticipated expiration: 2010-09-06
Also published as: JPH0783260B2; US5052032A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）所定の基準クロック信号に同期して形成されたデジタル
データ信号から、基準クロック信号に相当するクロック
信号を形成するクロック形成回路に関する。

（従来の技術）この種のクロック形成回路は、ＰＬＬ制御により、デジ
タルデータ信号の反転タイミングと形成するクロック信
号の位相を比較し、これ等の位相が一致するようにクロ
ック信号の発振周波数を制御するものである。

（発明が解決しようとする問題点）しかし、この位相比較は、デジタルデータ信号の反転タ
イミングを司るデータクロックと、形成されたクロック
信号の周波数差が所定の引き込み範囲内にあるときのみ
可能であり、その範囲が極めて狭いという欠点があった
。

（問題点を解決するための手段）（１）デジタルデータ信号から、該デジタルデータ信号
の反転タイミングを司るデータクロックに相当する形成
クロック信号を形成するクロック形成回路であって、前記デジタルデータ信号と前記形成クロック信号の位相
を比較し、位相差に応じてレベルが変化する位相差情報
信号を出力する位相差情報出力手段と、前記位相差情報信号を入力し、内蔵コンデンサを充放電
して該コンデンサの端子電圧を前記位相差情報信号に応
答して変化させるも、該コンデンサの流入及び流出電流
の各最大値を制限する電流制限回路と、前記端子電圧の積分情報信号を出力する積分手段と、少なくとも前記積分情報信号に基づいて周波数制御され
る前記形成クロック信号を出力する形成クロック信号出
力手段とからなる。

（２）デジタルデータ信号から、該デジタルデータ信号
の反転タイミングを司るデータクロックに相当する形成
クロック信号を形成するクロック形成回路であり。

前記デジタルデータ信号と前記形成クロック信号の位相
を比較し、位相差に応じてレベルが変化する位相差情報
信号を出力する位相差情報出力手段と。

内蔵する第１のコンデンサの端子電圧のレベル増加にの
み寄与し、該端子電圧が前記位相差情報信号に追従すべ
く電流を流入するも、その最大値を制限する第１の電流
制限手段と、前記第１のコンデンサに接続され、該最大
値の略半分の電流を流出する第１の定電流源とからなる
第１の充放電回路と。

内蔵する第２のコンデンサの端子電圧のレベル減少にの
み寄与し、該端子電圧が前記位相差情報信号に追従すべ
く電流を流出するも、その最大値を制限する第２の電流
制限手段と、前記第２のコンデンサに接続され、該最大
値の略半分の電流を流入する第２の定電流源とからなる
第２の充放電回路と、前記第１と第２のコンデンサの端子電圧の加算積分情報
信号を出力する積分手段と。

少なくとも前記加算積分情報信号に基づいて周波数制御
される前記形成クロック信号を出力する形成クロック信
号出力手段とからなる。

（作用）前記データクロックと前記形成クロック信号の周波数が
大きくずれている場合にもこれらの周波数が一致するよ
うに作用する。

（実施例）第１図は、本発明の一実施例を示す回路図である。同図
中、トランジスタＱ１のベースは、判定パルス信号Ｓ工
を入力すると共に抵抗Ｒ１、及びＲ２を介してそれぞれ
電源Ｖｄ、及びグランドに接続されている。トランジス
タＱ１のコレクタは直接グランドに接続され、またその
エミッタは、抵抗Ｒ３を介して電源Ｖｃに接続されると
共に、抵抗Ｒ４，コイルＬ１を介してトランジスタＱ２
のベースに接続されている。このトランジスタＱ２のベ
ースは、コンデンサＣ１を介してグランドに接続される
と共に、そのコレクタが電源Ｖｄに接続されている。更
にそのエミッタは、抵抗Ｒ５を介してグランドに接続さ
れると共に抵抗Ｒ６を介して演算増幅器１の反転入力端
子に接続されている。尚、電源Ｖｃは、電源Ｖｄより十
分高い電圧値に設定されている。

これ等のトランジスタＱｌ、Ｑ２、抵抗Ｒ１〜Ｒ５，コ
イルＬＬ、及びコンデンサＣ１は２次のローパスフィル
タ７を構成し、判定パルス信号Ｓ□のパルス幅に応じて
レベル変動する判定電圧信号ｓ２を出力する。

演算増幅器１の非反転端子には電圧Ｖｄ／２が印加され
、またその出力端子は、抵抗Ｒ７を介して反転入力端子
に接続されると共に、抵抗Ｒ８゜Ｒ９を介して演算増幅
器４の反転入力端子に接続されている。また、演算増幅
器１の出力端子は、差動増幅器２．３の各プラス入力端
子に接続され、抵抗Ｒ８とＲ９の接続点は差動増幅器２
，３の各マイナス入力端子に接続されると共に、コンデ
ンサＣ２を介してグランドに接続されている。差動増幅
器２，３の各出力端子は、それぞれ順、逆の各方向に配
置されたダイオードＤｉ、Ｄ２を介して演算増幅器１の
反転入力端子に接続されている。

これ等の抵抗Ｒ６〜Ｒ８，演算増幅器１、差動増幅器２
，３、ダイオードＤｉ、Ｄ２、及びコンデンサＣ２は電
流制限回路８を構成し、後述する極性判別信号ｓ３を出
力する。

演算増幅器４の反転入力端子は、抵抗Ｒ９を介して極性
判別信号ｓ３を入力すると共に、抵抗Ｒ１ｏを介して電
源Ｖｄに接続されている。演算増幅器４の非反転端子は
、抵抗Ｒ１１及びＲ１２を介してぞれぞれ電源Ｖｄ及び
グランドに接続され。

その出力端子は、抵抗Ｒ１４及び直列接続された抵抗１
３とコンデンサＣ３を介してそれぞれ反転端子に接続さ
れると共に、抵抗Ｒ１５を介してバリキャップＣ６とコ
ンデンサＣ５との接続点に接続されている。これ等の演
算増幅器４、抵抗Ｒ９〜Ｒ１５、及びコンデンサＣ３は
、補正誤差検出回路９を構成し、後述する補正誤差情報
信号ｓ４を出力する。

バリキャップＣ６、コンデンサＣ４，Ｃ５，及びコイル
Ｌ１は直列に接続され、コイルＬ１の端子間には抵抗Ｒ
１６とインバータ５が直列接続されている。またバリキ
ャップＣ６とコンデンサＣ５の接続点には補正誤差情報
信号ｓ４が印加され、バリキャップＣ６とコンデンサＣ
４の接続点は電源Ｖｄに接続されている。これ等のバリ
キャップＣ６，コンデンサＣ４，Ｃ５，コイルＬ２．抵
抗Ｒ１６、及びインバータ５は、電圧制御発振器（以下
、ＶＣＯと称す）１０を構成し、バリキャップＣ６の容
量が、印加される補正誤差情報信号Ｓ、の電圧に応じて
変化することにより、抵抗Ｒ１６とインバータ５の接続
点から出力する形成クロック信号Ｓ、の発振周波数を可
変する。

位相比較器６は、ＶＣＯｌｏで形成され、且つ出力端子
１２から出力される形成クロック信号Ｓ、と、入力端子
１３を介して入力するデジタルデータ信号（以下、Ｄデ
ータ信号と称す）ｓ、との位相を後述する規則に従って
比較し、ＦＥＴＱ３゜Ｑ４を制御して判定パルス信号Ｓ
□を出力する。

これ等の位相比較器６とＦＥＴＱ３．Ｑ４とで位相比較
部１１を構成している。

以上の回路構成において、第３図乃至５図を参照しなが
らその動作を説明する。

位相比較部１１で位相比較される形成クロック信号Ｓ、
とＤデータ信号Ｓい及びその比較結果に基づいて形成さ
れる判定パルス信号ｓ１の波形をそれぞれ第３図に示す
。

但し、同図の各波形は位相比較部１１の出力部がローパ
スフィルタ７の入力部に接続されていない状態での波形
である。

位相比較部１１は、下記の条件に従って動作する。

１）先ずＤデータ信号Ｓ６の状態反転時に同期して判定
パルス信号Ｓ０をグランドレベル状態（以下、Ｌレベル
状態と称す）とし、そして次に検出する形成クロック信
号Ｓ、の°″Ｌ　Ｉ＋からＩＩＨＩ＋への状態変化、及
び”　Ｈ”から＃Ｊ）＋への状態変化にそれぞれ同期し
て判定パルス信号Ｓ１を電源電圧Ｖｄのレベル（以下、
Ｈレベル状態と称す）、及びオープン状態とする。

第３図（ａ）に、Ｄデータ信号Ｓ６の各状態反転ａ、ｂ
、ｃに同期し、上記の条件に基づいて発生する判定パル
ス信号Ｓ□の様子を示す。

２）判定パルス信号Ｓ□がＨレベル状態からオープン状
態となるまえに次のＤデータ信号Ｓ、の状態反転を検出
すると、信号が重複する期間、判定パルス信号Ｓ工をオ
ープン状態とする。

第３図（ａ）に、Ｄデータ信号Ｓ６の各状態反転ｄ＋　
ｅｖ　ｆｅ　ｇに同期し、上記の条件に基づいて発生す
る判定パルス信号ｓ４の様子を示す。

３）Ｄデータ信号Ｓ、の立下りと形成クロック信号Ｓ、
の立上りを同時に検出した場合、Ｄデータ信号Ｓ６の立
下りを先に検出したものとして動作し、Ｄデータ信号ｓ
Ｇの支上りと形成クロック信号Ｓ、の立上りを同時に検
出した場合、形成クロック信号ｓ５の立上りを先に検出
したものとして動作する。

第３図（ａ）に、Ｄデータ信号Ｓ６の各状態反転１．ｍ
に同期し、上記の条件に基づいて発生する判定パルス信
号ｓ１の様子を示す。

尚、判定パルス信号Ｓ、のＨレベル状態、Ｌレベル状態
、及びオープン状態は、ＦＥＴＱ３．Ｑ４が位相比較器
６に制御されてオン、オフすることにより形成されるが
、これについての詳細な説明は省略する。

同図から明らかなように、上記の条件で出力される判定
パルス信号Ｓ工の各状態時間の比は、Ｄデータ信号ｓＧ
の状態反転時と形成クロック信号Ｓｓの立下り時との位
相差に比例して変化し、形成クロック信号Ｓ、の進み状
態（同図に左方向矢印で示す）にはＨレベル状態時間の
比率が大きくなり、逆に遅れ状態（同図に右方向矢印で
示す）にはＬレベル状態時間の比率が大きくなる。また
、同図に示すＤデータ信号Ｓ６の状態反転１＋　Ｊｔｋ
は、形成クロック信号ｓ５の立下りと一致しているが、
この場合１判定パルス信号Ｓユの＃ｌＨ＃１と′Ｌ″の
各レベル状態時間の比率は同じになる。

一方、ローパスフィルタ７の抵抗Ｒ１，Ｒ２は同値に設
定されるため、位相比較部１１のＦＥＴＱ３．Ｑ４がと
もにオープン状態のとき、電圧値Ｖｄ／２がトランジス
タＱ１のベースに印加される。従って、このローパスフ
ィルタ７は、第３図に示す判定パスル信号Ｓ工のオープ
ン状態時に、Ｖｄ／２の電圧値となる信号を平滑した判
定電圧信号ｓ２を出力することになる。

電流制限回路８は、説明の簡単のため抵抗Ｒ６とＲ７を
同値とし、また各差動増幅器２，３を構成する各抵抗も
それぞれ同値に設定されているものとしてその動作を第
４図（ａ）、（ｂ）を参照しながら説明する。

先ず、抵抗Ｒ８を流れる電流ｉの値が±Ｉｏの所定の範
囲内で変動する間、演算増＠器１は、電圧Ｖｄ／２を基
準に、判定電圧信号ｓ２と電圧Ｖｄ／２（７）差、（ｓ
　２−　Ｖ　ｄ　／　２　）を反転した信号Ｓ７を出力
する。

尚、抵抗Ｒ８を流れる電流ｉの極性は、第１図に示す矢
印方向をプラス方向とする。

第４図（ａ）に、電流ｉと各演算増幅器２１゜３、の出
力電圧Ｖ、、Ｖ４の関係を示すが、これら出力電圧Ｖ、
、　Ｖ、の各値は電流ｉに比例して変動する。尚、同図
のバイアス電圧Ｖ工Ｔ　、　Ｖ２１は。

各演算増幅器２１，３□の反転入力端子にそれぞれ抵抗
を介して印加されるバイアス電圧Ｖ工ｔ　Ｖｚによって
、電圧Ｖｄ／２を中心に振り分けられるよう適当に設定
される。

いま、電流ｉが＋１．を越えると、電圧ｖ３が演算増幅
器１の非反転入力端子に印加された電圧Ｖｄ／２に対し
て、ダイオードＤ１の順方向電圧０゜ｅｖ以上になり、
演算増幅器２□から演算増幅器１の反転入力端子に電流
が流れ、信号ｓ７の電圧を下げてプラス方向に流れる電
流ｉを減らすべく動作する。従って、電流ｉは、プラス
の最大値が略＋Ｉ、に制限される。同様にして、電流ｉ
が一■ｏを越えると、ダイオードＤ２を介して演算増幅
器１の反転入力端子から演算増幅器３．の出力端子に電
流が流れ、信号ｓ７の電圧を上げてマイナス方向に流れ
る電流ｉを減らすべく動作すため、電流ｉのマイナスの
最大値が略−Ｉ。に制限される。

この電流制限回路８に、電圧Ｖｄ／２を中心に鋸波状に
変動する判定電圧信号ｓ２を印加したときの動作につい
て、各部の電圧、電流波形を示す第４図（ｂ）を参照し
ながら説明する。

まず、差動増幅器２，３を除いた、即ち電流ｉが制限さ
れない場合を想定すると、演算増幅器１の出力信号ｓ７
の電圧は、同図に一点鎖線で示すように、判定電圧信号
ｓ２を反転した波形となる。

一方、極性判別信号Ｓ、は、同図に実線で示すように信
号Ｓ、を追従するも局部で滑らかに変化する波形を示す
。またこの時、抵抗Ｒ８を流れる電流ｉは、同図に実線
で示すように局部で激しく変動する波形となる。

次に差動増幅器２，３を含め、電流ｉが±１０で制限さ
れる場合を説明する。この時、時刻ｔ１に電流ｉが−１
．に至ると、以後電流が制限され。

同図に点線で示すとと＜−Ｉ。を維持する。

従って、コンデンサＣ１の端子電圧である極性判別信号
Ｓ、は、同図に点線で示すごとくこの間一定の変化率で
減少する。このことは、出力信号ｓ７の電圧が、時刻ｔ
１以以後間に点線で示すごとく、時刻ｔ１での極性判別
信号ｓ３との電圧差を保つように制御されることを意味
する。

点線で示すこの時の出力信号ｓ７が、電流ｉが制限され
ない場合を示す一点鎖線の波形と交差する時刻ｔ２にな
ると、電流ｉが再び制限範囲内で変動するため、出力信
号ｓ７の電圧は再び一点鎖線の波形となる。従って、極
性判別信号Ｓ、は、時刻ｔ２以後、出力信号ｓ７に追従
すべく点線で示すように所定の特性で変化し、やがて電
流ｉが制限されない場合の変化を示す実線の波形と一致
する。またこの時の電流ｉの変化を点線で示す。

時刻ｔ３ｆ　ｔ４にも同様の動作が繰り返され、以後周
期波形となる。

尚、このようにして電流制限回路８から出力される極性
判別信号Ｓ、は、入力する判定電圧信号ｓ２の波形に応
じ、電圧Ｖｄ／２を境にこれより高い期間の面積と低い
期間の面積の比が変化する。

第４図（ｂ）には、電圧のプラスの変化率が。

マイナスの変化率より大きい鋸波状の判定電圧信号ｓ２
を入力した場合を示したが、この場合、極性判別信号ｓ
３の電圧Ｖｄ／２より高い領域（同図に左斜線で示す）
は、電圧Ｖｄ／２より低い領域（同図に右斜線で示す）
よりその面積が大きくなる。逆に、電圧のプラスの変化
率が、マイナスの変化率より小さい鋸波状の判定電圧信
号りを入力した場合、各信号の電圧波形は、同図に於い
て電圧Ｖｄ／２の線を軸に反転した波形となるため、電
圧Ｖｄ／２より低い領域の面積の方が大きくなる。

補正誤差検出回路９は、上記した特性を有する極性判別
信号Ｓ、を入力し１反転増幅器及び積分器として機能す
るが、演算増幅器４の非反転入力端子に電圧Ｖｄ／２が
印加されるよう抵抗Ｒ１１゜Ｒ１２が等しく設定され、
且つ抵抗Ｒ１０の値を適当に設定することにより、極性
判別信号Ｓ、の電圧がＶｄ／２のとき、バリキャップＣ
６の端子間電圧Ｖｒが所望する設定電圧Ｖｒ、となるよ
うな極性誤差情報信号ｓ４を出力する。

ＶＣＯｌｏは、このバリキャップｃ６の端子間電圧Ｖｒ
に略比例した周波数を持つ形成クロック信号Ｓ、を出力
する。

第１図に示すクロック形成回路の各部は、以上説明した
如く動作するが１次に回路全体の動作について説明する
。

いまバリキャップＣ６の端子間電圧Ｖｒが設定電圧Ｖｒ
、のとき、ＶＣＯＩＯが出力する形成クロック信号ｓ６
の立下りとＤデータ信号ＳＧの状態反転が第３図（ａ）
のｉｅ　ｊ＋　ｋに示すように一致しているとする。こ
の時、即ち両信号の位相が−致しでいる時、判定パルス
信号ｓ１は、′Ｈ”と”Ｌ″の各レベル状態時間の比率
が等しく、従って。

ローパスフィルタ７でリプルが除去された判定電圧信号
ｓ２．及び極性判別信号Ｓ、は、共に略電圧Ｖｄ／２の
一定値となり、バリキャップＣ６の端子間電圧Ｖｒが設
定電圧Ｖｒ、を維持して形成クロック信号Ｓ、とＤデー
タ信号Ｓ６の同期状態が保たれる。

尚、この時の形成クロック信号Ｓ、の周波数ｆｒを設定
周波数ｆｒいと称す。

この状態から、Ｄデータ信号Ｓ、の状態反転間隔が徐々
に短くなると、形成クロック信号Ｓ、に対してＤデータ
信号Ｓ６の位相が進み、第３図（ａ）の右方向矢印部に
示すように判定パルス信号ｓ１のＬレベル状態時間の比
率が大きくなる。その結果、判定電圧信号ｓ２の電圧レ
ベルはＶｄ／２から低下し、逆に極性判別信号Ｓ、の電
圧レベルはＶｄ／２から上昇する。

いま、補正誤差検出回路９の積分器としての動作を無視
した場合、これによりバリキャップＣ６の端子間電圧Ｖ
ｒが設定電圧Ｖｒ、より大きくなるため形成クロック信
号Ｓ、の周波数ｆｒも設定周波数ｆｒ１より高くなり、
両信号間の位相差が所定の関係を保つように追従する。

このときの位相差は、設定周波数ｆｒ□より高いこの時
の形成クロック信号ｓ５の周波数を発生するのに必要な
極性判別信号ｓ３のレベル上昇をもたらす位相差である
。

従って、補正誤差検出回路９の積分器としての動作を無
視した場合、第１図の実施例回路は、Ｄデータ信号Ｓ、
の周波数変動に応じて形成クロック信号ｓ５の周波数を
可変し１両信号間の位相を一定に保つように動作するが
、この時の周波数ｆｒが設定周波数ｆｒ、に対して高い
場合にはＤデータ信号Ｓ６に対する形成クロック信号Ｓ
、の位相は周波数のずれに略比例して遅れ、逆に低い場
合には進んだ状態となる。

次に、補正誤差検出回路９の積分器としての動作を考慮
して説明する。

前記したように、形成クロック信号Ｓ、に対してＤデー
タ信号Ｓ６の位相が進みはじめると、補正誤差情報信号
ｓ４のレベルが低くなり、形成クロック信号ｓｓの周波
数が高くなって速やかにこれに追従する。然し乍ら、Ｄ
データ信号Ｓ、の位相が進んでいる間、即ち極性判別信
号Ｓ、の電圧レベルがＶｄ／２より高い間、補正誤差情
報信号ｓ４のレベルは、このレベル差に比例する変化率
で低下する。このため、位相差がある間形成クロック信
号Ｓ、の周波数を補正し、やがて位相差がなくなって極
性判別信号ｓ３の電圧レベルがＶｄ／２に収束した時点
で補正誤差情報信号ｓ４のレベルは一定となってそのレ
ベルを維持する。

従って、前記したように、仮に補正誤差検出回路９の積
分器としての動作を無視した場合、上記回路は両信号間
の位相を一定に保つように動作するものの、その時の周
波数ｆｒに応じて位相差が生ずるが、補正誤差検出回路
９の積分器としての動作は、あたかもこの位相差がなく
なるように補正する。

次に、Ｄデータ信号Ｓ６の反転タイミングを司る仮想的
なクロック（以後データクロックと称す）と形成クロッ
ク信号Ｓ、の周波数がずれている場合の回路動作につい
て説明する。

第３図（ｂ）にＤデータ信号ｓＧのデータクロックに対
し、形成クロック信号Ｓ、の周波数が低い場合の判定パ
ルス信号Ｓユの様子を示すが、同図から明らかなように
、この時のＤデータ信号Ｓ６に対する形成クロック信号
Ｓ、の位相は、その遅れ状態が徐々に増加し、１８０度
の遅れ状態を越えた時点で、今度は進み状態として判断
される。

そしてこの進み状態が徐々に減少して再び遅れ状態とな
る変化が繰り返される。従って、この時の判定パルス信
号Ｓ□の高域周波数成分をローパスフィルタ７で除去し
た判定電圧信号ｓ２は、第４図（ｂ）に示す鋸波に近似
した波形となる。従って、この時電流制限回路８から出
力される極性判別信号ｓ３も、同図に示す波形（点線部
経由）に近似した波形となる。

第５図は、Ｄデータ信号ｓｓのデータクロックと形成ク
ロック信号Ｓ、の周波数がずれている場合の各信号の関
係を理解する為に描いた原理波形図である。

以上の説明から、Ｄデータ信号ｓ６のデータクロックに
対し、形成クロック信号Ｓ、の周波数が低い場合、判定
電圧信号ｓ２の波形は、同図（ａ）に示す鋸波に近似し
た波形となることが理解される。この場合、第４図（ｂ
）の説明で記した如く、極性判別信号Ｓ、の電圧Ｖｄ／
２より高い領域（同図に左斜線で示す）は、電圧Ｖｄ／
２より低い領域（同図に右斜線で示す）よりその面積が
大きくなる。従って、この極性判別信号Ｓ３を入力する
補正誤差検出回路９の積分動作により、補正誤差情報信
号ｓ４の電圧レベルは、この間減少してバリキャップＣ
６の端子間電圧を大きくシ、形成クロック信号Ｓ、の周
波数を高くしてデータクロックの周波数に近づける。

一方、第３図（ｃ）にＤデータ信号ｓＧのデータクロッ
クに対して形成クロック信号Ｓ、の周波数が高い場合の
判定パルス信号ｓ１の様子を示す。

この場合、判定電圧信号Ｓ２の波形が第５図（ｂ）に示
す鋸波に近似した波形となるため、極性判別信号Ｓ、の
電圧Ｖｄ／２より高い領域（同図に左斜線で示す）は、
電圧Ｖｄ／２より低い領域（同図に右斜線で示す）より
その面積が小さくなる。

従って、この極性判別信号ｓ３を入力する補正誤差検出
回路９の積分動作により、補正誤差情報信号ｓ４の電圧
レベルは、この間増加してバリキャップＣ６の端子間電
圧を小さくし、形成クロック信号Ｓ、の周波数を低くし
てデータクロックの周波数に近づける。

尚、第５図（ｃ）、（ｄ）は、それぞれＤデータ信号ｓ
、のデータクロックに対して形成クロック信号ｓ５の周
波数が低い場合に於いて、その周波数差に応じて変化す
る判定電圧信号ｓ２の様子を示す。

周波数差が小さい場合、同図（ｃ）に示すように無波形
の周期が長くなるが、上記した各面積の大小関係には変
化はない。また、周波数差が大きいと、同図（ｄ）に示
すように周期が短くなる。

この場合、電流制限回路８は、極性判別信号Ｓ。

の電圧レベルの上昇時、及び下降時の両方において電流
制限をするため、各局部を除いて上昇率と下降率が同じ
になる。従って、極性判別信号ｓ３は、同図（ｃ）に示
すように上昇時間と下降時間が略一致する電圧Ｖｄ／２
より高いレベルを中心に変動するため、同様の効果が得
られる。

以上の如く、上記実施例回路によれば、データクロック
と形成クロック信号Ｓ、との周波数が異なる場合、これ
等が一致するように形成クロック信号Ｓ、の周波数を制
御し、更に両者の位相がずれている場合、これを一致す
るように作用する。

第２図（ａ）〜（ｃ）は、それぞれ第１図に示す電流制
限回路８の他の実施例を示すものである。

第２図（ａ）の構成に於いて、演算増幅器１４の出力端
子に接続されたトランジスタＱ７．Ｑ８は、そのエミッ
タに、入力する判定電圧信号ｓ２の反転信号を出力しよ
うとするが、このとき各トランジスタを流れる電流はそ
の最大値が制限される。即ち、コンデンサＣ７に流れ込
む電流はトランジスタＱ７によって制御されるが、この
とき抵抗Ｒ２１による電圧降下が所定値を越えるとトラ
ンジスタＱ５がオンして演算増幅器１４の出力電圧を下
げ、コンデンサＣ７に流れ込む電流を制限する。同様に
してコンデンサＣ７から流れ出る電流はトランジスタＱ
８によって制御されるが、このとき抵抗Ｒ２２による電
圧降下が所定値を越えるとトランジスタＱ６がオンして
演算増幅器１４の出力電圧を上げ、コンデンサＣ７から
流れ出る電流を制限する。従って、この電流制限回路８
′が入力する判定電圧信号ｓ２と出力する極性判別信号
８３″の関係は第５図に示す各波形と略一致する。

第２図（ｂ）の構成によれば、各トランジスタＱ９．Ｑ
ＩＯは、そのエミッタに接続された各抵抗Ｒ２６，Ｒ２
７の接続点に、それぞれダイオードＤ３．Ｄ４を介して
入力する判定電圧信号ｓ２と同相、同レベルの信号を出
力しようとするが、この時コンデンサＣ８に流れ込む、
或いは流れ出る電流値が大きいと、各トランジスタＱ９
．ＱｌＯは、それぞれコレクタに接続された各抵抗Ｒ２
５、Ｒ２８による電圧降下により飽和領域での動作とな
り、この電流値が制限される。従って、この電流制限回
路８″が人力する判定電圧信号ｓ２と出力する極性判別
信号Ｓ、″′の関係も第５図に示す各波形と似た関係に
なるが、この場合非反転回路のため、極性判別信号Ｓ、
″は、同図に示す極性判別信号Ｓ、を電圧Ｖｄ／２のレ
ベル線を軸に反転した関係になる６第２図（Ｃ）の構成によれば、入力される判定電圧信号
Ｓ、は、抵抗Ｒ２９，Ｒ３０を介してそれぞれトランジ
スタＱｌｌ、Ｑ１２のベースに印加される。トランジス
タＱｌｌ、Ｑ１２の各コレクタは、それぞれ抵抗Ｒ３１
，Ｒ３４を介して電源Ｖｃ、及びグランドに接続されて
いる。トランジスタＱｌｌのエミッタは、抵抗Ｒ３２，
コンデンサＣ９を介して、一方トランジスタＱ１２のエ
ミッタは、抵抗Ｒ３３、コンデンサＣＩＯを介してそれ
ぞれグランドに接続されている。抵抗Ｒ３２とコンデン
サ９の接続点は、グランドとの間に電流源回路１６を有
すると共に抵抗Ｒ３６を介して出力部に接続されている
。一方、抵抗Ｒ３３とコンデンサＣ１０の接続点は、電
源Ｖｃとの間に電流源回路１５を有すると共に抵抗Ｒ３
５を介して出力部に接続されている。更に、抵抗Ｒ３１
゜Ｒ３４は、各トランジスタＱｌｌ、Ｑ１２のエミッタ
電流■ｅｈ　ｓ　　Ｉ　ｅ　２がそれぞれ電流源回路１
６゜１５の流す電流Ｉｆ、、　Ｉｆ、の略２倍になった
とき、各トランジスタを飽和領域動作とするような値に
設定されている。

尚、電流Ｉｆ２とＩｆいまたコンデンサＣ９とＣ１０は
、同値に設定されているものとする。

この構成によると、第６図（ａ）の原理波形図に示すよ
うに、判定電圧信号ｓ２の波形が同図の調波に近似し、
そのレベル減少率が、コンデンサＣ９と電流Ｉｆ２で決
まるレベル減少率α１より大きい場合、トランジスタＱ
ｌｌはオフ状態となって、コンデンサＣ９の端子電圧信
号Ｓ、のレベルは、同図に示すように減少率α１で減少
する。−方、トランジスタＱ１２のエミッタ電流Ｉｅ２
は、電流Ｉｆの略２倍に制限されるため、コンデンサＣ
ＩＯの端子電圧信号５１１のレベルも略減少率αで減少
する。そしてこれらのレベル減少は１判定電圧信号ｓ２
のレベルが上昇に転じ、両者のレベルが略一致するまで
続く、またこの判定電圧信号Ｓ、のレベル上昇率が同図
（ａ）に示す如く、コンデンサＣ１０と電流Ｉｆ工で決
まる上昇率α２（α、とα２の絶対値は同じ）より小さ
い場合、以後、各コンデンサの端子電圧信号８９１８１
（ｌのレベルは、判定電圧信号ｓ２のレベルに略一致し
て上昇する。従って、この電流制限回路８°°′から出
力される極性判別信号ｓ、＄１９のレベルは、抵抗Ｒ３
５＝Ｒ３６の条件の基に（８ｓ＋５ｘａ）となり、同図
（ａ）に点線で示す如く変化し、電圧Ｖｄ／２より高い
領域（同図に左斜線で示す）が。

低い領域（同図に右斜線で示す）よりその面積が大きく
なる。但し、この出力インピーダンスは、Ｒ３６／２で
ある。

また、同図（ｂ）は、入力する判定電圧信号Ｓ２の無波
形が逆になった場合を示し、この時、各領域の面積比が
逆になるが、この時の回路動作は、上記説明から明らか
なので省略する。

尚、第２図（ａ）に示す電流制限回路８′は、反転型の
電流制限回路であるため、そのまま第１図の電流制限回
路８と置き換えが可能であるが、同図（ｂ）、（ｃ）に
示す電流制限回路８″及び８１′は、非反転型のために
これを用いる場合、他の個所を適当に補正する必要があ
る０例えば。

補正誤差検出回路９の抵抗ＲＩＯを電源Ｖｄに接続する
かわりにグランドに接続し、抵抗Ｒ１５をＶＣＯＩＯの
バリキャップＣ６とコンデンサＣ４との接続点に接続す
る。更に、この接続点に電源Ｖｄを印加するのをやめ、
バリキャップＣ６とコンデンサＣ５との接続点をグラン
ドに接続する。

以上の如く補正することにより、所望する回路動作が得
られる。また上記した補正の代わりに各回路８，９の何
れかの前段に、電圧Ｖｄ／２のしベルを基準に信号反転
する信号反転回路を挿入してもよいことは明らかである
。

（発明の効果）本発明回路によれば、デジタルデータ信号のデータクロ
ック周波数が、形成クロック信号の周波数と大きくずれ
る場合にもこれ等が一致するように形成クロック信号Ｓ
、の周波数を制御し、更に両者の位相ずれを一致するよ
うに作用する。従って、ＤＡＴ或いはＣＤ等から再生さ
れるデジタルデータ信号のように、再生条件によってそ
のデータクロックの周波数が急峻に、或いは大きく変化
するようなデジタルデータ信号からクロック信号を形成
する場合に用いて好適なクロック形成回路を提供するも
のである。

【図面の簡単な説明】

第１図は、本発明回路の一実施例を示す回路図、第２図
（ａ）〜（ｃ）は、電流制限回路の他の実施例を示す回
路図、第３図乃至第６図は、本発明の説明に供する波形
図である。１．４，１４，２．．３□・・・演算増幅器、２．３・
・・差動増幅器、５・・インバータ、６・・・位相比較
器、７・・・ローパスフィルタ、８．８＋　、　ｆ３１
　＋　、　ｇ　ｊ　ｊ　ｔ・・・電流制限回路、９・・
・補正誤差検出回路、１０・・・電圧制御発振器、１１
・・・位相比較部、１２・・・出力端子、１３・・・入
力端子、１５．１６・・・電流源回路、Ｒ１−Ｒ３６・
・・抵抗、Ｃ１〜Ｃ５，Ｃ７〜Ｃ１０・・・コンデンサ
、Ｃ６・・・バリキャップ、Ｄ１〜Ｄ４・・・ダイオー
ド、Ｑｌ、Ｑ２．Ｑ５〜Ｑ１２・・・トランジスタ、Ｑ
３．Ｑ４・・・ＦＥＴ、ＬＬ、Ｌ２・・・コイル。

Claims

【特許請求の範囲】

（１）デジタルデータ信号から、該デジタルデータ信号
の反転タイミングを司るデータクロックに相当する形成
クロック信号を形成するクロック形成回路であり、前記デジタルデータ信号と前記形成クロック信号の位相
を比較し、位相差に応じてレベルが変化する位相差情報
信号を出力する位相差情報出力手段と、前記位相差情報信号を入力し、内蔵コンデンサを充放電
して該コンデンサの端子電圧を前記位相差情報信号に応
答して変化させるも、該コンデンサの流入及び流出電流
の各最大値を制限する電流制限回路と、前記端子電圧の積分情報信号を出力する積分手段と、少なくとも前記積分情報信号に基づいて周波数制御され
る前記形成クロック信号を出力する形成クロック信号出
力手段とを有することを特徴とするクロック形成回路。
（２）デジタルデータ信号から、該デジタルデータ信号
の反転タイミングを司るデータクロックに相当する形成
クロック信号を形成するクロック形成回路であり、前記デジタルデータ信号と前記形成クロック信号の位相
を比較し、位相差に応じてレベルが変化する位相差情報
信号を出力する位相差情報出力手段と、内蔵する第１のコンデンサの端子電圧のレベル増加にの
み寄与し、該端子電圧が前記位相差情報信号に追従すべ
く電流を流入するも、その最大値を制限する第１の電流
制限手段と、前記第１のコンデンサに接続され、該最大
値の略半分の電流を流出する第１の定電流源とからなる
第１の充放電回路と、内蔵する第２のコンデンサの端子電圧のレベル減少にの
み寄与し、該端子電圧が前記位相差情報信号に追従すべ
く電流を流出するも、その最大値を制限する第２の電流
制限手段と、前記第２のコンデンサに接続され、該最大
値の略半分の電流を流入する第２の定電流源とからなる
第２の充放電回路と、前記第１と第２のコンデンサの端子電圧の加算積分情報
信号を出力する積分手段と、少なくとも前記加算積分情報信号に基づいて周波数制御
される前記形成クロック信号を出力する形成クロック信
号出力手段とを有することを特徴とするクロック形成回
路。