JPH0744104Y2

JPH0744104Y2 - 接続回路

Info

Publication number: JPH0744104Y2
Application number: JP16332988U
Authority: JP
Inventors: 剛二打越
Original assignee: ナカミチ株式会社
Priority date: 1988-12-16
Filing date: 1988-12-16
Publication date: 1995-10-09
Anticipated expiration: 2003-12-16
Also published as: JPH0284439U

Description

【考案の詳細な説明】（産業上の利用分野）本考案は、２つの回路間で入出力される高周波信号の波
形変形を補正するための接続回路に関し、特に信号出力
回路側の出力信号がオープン状態となる場合に用いて好
敵な接続回路に関する。

（従来の技術）従来の一般的な接続回路を第６図を用いて説明する。

同図中、10は、その出力段が２つのFETQ5、Q6で構成さ
れた位相比較器であり、形成される出力信号s₁₀は、第
７図（ａ）に示すようにFETQ5のみオンしたグランドレ
ベルの“L"状態と、FETQ4のみオンした電圧＋Vcレベル
の“H"状態と、各FETがオフしたオープン状態との３つ
の状態からなっている。

但し、同図に示す出力信号s₁₀の波形は、位相比較器10
の出力部が次段に接続されていないときのものである。

この出力信号s₁₀は、抵抗R6、コンデンサC1と共に積分
器に構成された演算増幅器11の反転入力端子に印加され
る。演算増幅器11の非反転入力端子には同値の抵抗R7、
R8で分圧されたVc/2の電圧が印加されている。従って、
次段の信号処理回路12に印加される出力信号s₁₁は、第
７図（ａ）に示す出力信号s₁₀の変化に対応して同図
（ｂ）の如く想定される電圧波形を、そのVc/2のレベル
を基準に積分した積分信号となる。

（考案が解決しようとする問題点）然し乍ら、前記した積分器の入力インピーダンスに第６
図に点線で示すような容量成分C_Sが含まれると、その出
力信号s₁₁の波形は、第７図（ｃ）に示す電圧波形を積
分した積分信号となる。

何故ならば、出力信号s₁₀が“H"、“L"、各状態に変化
するとき、積分器は速やかにこれを積分するが、位相比
較器10の出力部がオープン状態となると、前記容量成分
C_Sの影響を受けてその応答が鈍くなるからである。

ここで次段の信号処理回路12が、この積分情報に基づい
て信号処理を行なうとすると、この積分情報は誤った情
報となり、正確な信号処理が行なえない問題があった。

（問題点を解決するための手段）出力状態が低インピーダンス状態とオープン状態とに変
化する信号出力手段と、低域通過回路又は積分回路との
間に接続される接続回路であり、前記信号出力手段の前記低インピーダンス状態に対応し
た第１の出力レベルから前記信号出力手段の前記オープ
ン状態に対応した第２の出力レベルに移行する際の過渡
特性が、該第２の出力レベルを基準に積分したときにそ
の値が略ゼロとなるように入力部にコイルを挿入する。

（作用）前記値を略ゼロにすることにより、前記低域通過回路又
は積分回路の出力信号レベルに誤った情報があらわれた
り蓄積されないようにする。

（実施例）第１図に本考案接続回路を用いたクロック形成回路のブ
ロック図を示す。

１は本考案の一実施例を示す接続回路で、その入力端1₁
は、コイルL1を介してトランジスタQ1のベースに接続さ
れている。トランジスタQ1のベースは、抵抗R1を介して
プラス電源＋Vcに接続されると共に抵抗R2を介してグラ
ンドに接続されている。トランジスタQ1のコレクタはプ
ラス電源＋Vcに接続され、そのエミッタはマイナス電源
−Vcに接続されると共にトランジスタQ2のベースに接続
されている。トランジスタQ2のコレクタはマイナス電源
−Vcに接続され、そのエミッタは抵抗R4を介してプラス
電源＋Vcに接続されると共にリップルフィルタ２の入力
端に接続されている。リップルフィルタ２の出力端は、
包絡線検波回路３の入力端に接続されると共に、電圧制
御発振器（以下VCOと称す）６の他方の入力端6₂に接続
されている。

包絡線検波回路３の出力端子3₁、3₂は、それぞれ加算器
４の入力部に接続され、加算器４の出力端は、積分回路
５を介してVCO6の一方の入力端6₁に接続されている。

位相比較器７は、VCO6で形成され、且つ出力端８から出
力される形成クロック信号s₈と入力端９を介して入力す
るデジタルデータ信号（以下、Ｄデータ信号と称す）s₉
との位相を後述する規則に従って比較し、FETQ3、Q4を
オン、オフして判定パルス信号s₁を接続回路１の入力端
1₁に出力する。

以上の回路構成において、第１図乃至第５図を用いてそ
の動作を説明する。

位相比較部７で位相比較される形成クロック信号s₈とＤ
データ信号s₉、及びその比較結果に基づいて形成される
判定パルス信号s₁の波形をそれぞれ第３図に示す。

但し、同図に示す判定パルス信号s₁の波形は、位相比較
器７の出力部が次段に接続されていないときのものであ
る。

位相比較部７は、以下に記す条件に従って動作する。

１）先ず、Ｄデータ信号s₉の状態反転時に同期して判定
パルス信号s₁をグランドレベル状態（以下、Ｌレベル状
態と称す）とし、そして次に検出する形成クロック信号
s₈の“L"から“H"への状態変化、及び“H"から“L"への
状態変化にそれぞれ同期して判定パルス信号s₁をプラス
電源＋Vcのレベル（以下、Ｈレベル状態と称す）、及び
オープン状態とする。

第３図（ａ）に、Ｄデータ信号s₉の各状態反転ａ、ｄ、
ｃに同期し、上記の条件に基づいて発生する判定パルス
信号s₁の様子を示す。

２）判定パルス信号s₁がＨレベル状態からオープン状態
となるまえに次のＤデータ信号s₉の状態反転を検出する
と、信号が重複する期間、判定パルス信号s₁をオープン
状態とする。

第３図（ａ）に、Ｄデータ信号s₉の各状態反転ｄ、ｅ、
ｆ、ｇに同期し、上記の条件に基づいて発生する判定パ
ルス信号s₁の様子を示す。

３）Ｄデータ信号s₉の立下りと形成クロック信号s₈の立
上りを同時に検出した場合、Ｄデータ信号s₉の立下りを
先に検出したものとして動作し、Ｄデータ信号s₉の立上
りと形成クロック信号s₈の立上りを同時に検出した場
合、形成クロック信号s₈の立上りを先に検出したものと
して動作する。

第３図（ａ）に、Ｄデータ信号s₉の各状態反転ｌ、ｍに
同期し、上記の条件に基づいて発生する判定パルス信号
s₁の様子を示す。

尚、判定パルス信号s₁のＨレベル状態、Ｌレベル状態、
及びオーブン状態は、FETQ2、Q3がオン、オフ制御され
て形成されるが、これについての詳細な説明は省略す
る。

同図から明らかなように、上記の条件で出力される判定
パルス信号s₁の各状態時間の比は、Ｄデータ信号s₉の状
態反転時と形成クロック信号s₈の立下り時との位相差に
比例して変化し、形成されるクロック信号s₈の進み状態
（同図に左方向矢印で示す）にはＨレベル状態時間の比
率が大きくなり、逆に遅れ状態（同図に右方向矢印で示
す）にはＬレベル状態時間の比率が大きくなる。また、
同図に示すＤデータ信号s₉の状態反転ｉ、ｊ、ｋは、形
成クロック信号s₈の立下りと一致しているが、この場
合、判定パルス信号s₁のＨとＬの各レベル状態時間の比
率は同じになる。

一方、接続回路１はこの判定パルス信号s₁を入力して形
成信号s₂を出力するが、この形成信号s₂は、その“H"と
“L"の各レベル状態が判定パルス信号s₁のそれらと同タ
イミング、同レベルで発生し、且つ判定パルス信号s₁が
オープン状態のときには、それらの中間のレベルである
中間レベル状態となる。このため、実施例の場合、抵抗
R1とR2は同値に設定されている。

尚、この接続回路１の動作については、後で更に詳しく
説明する。

また、リプルフィルタ２は、入力する形成信号s₂のリプ
ル成分を除去すると共に、レベルシフトを行なう。即
ち、出力される判定電圧信号s₃は、形成信号s₂からリプ
ル成分を除去した信号であると共に、形成信号s₂の中間
レベルがグランドに対応するようにレベルシフトされた
信号となる。

次に、Ｄデータ信号s₉の反転タイミングを司る仮想的な
クロック（以後データクロックと称す）と形成クロック
信号s₈の周波数がずれている場合の回路動作について第
１図乃至第４図を参照しながら説明する。

第３図（ｂ）にＤデータ信号s₉のデータクロックに対
し、形成クロック信号s₈の周波数が高い場合の判定パル
ス信号s₁の様子を示すが、同図から明らかなように、こ
の時のＤデータ信号s₉に対する形成クロック信号s₈の位
相は、その進み状態が徐々に増加し、180度の進み状態
を超えた時点で、今度は遅れ状態として判断される。そ
してこの遅れ状態が徐々に減少して再び進み状態となる
変化が繰返される。従って、リプルフィルタ２により、
この時の判定パルス信号s₁に基づく形成信号s₂からリプ
ルが除去された判定電圧信号s₃のレベルは、遅れ状態と
判定された時点から180度の進み状態になるまで徐々に
増加し、これを越えた時点で急激に減少する繰返し波形
となる。

第４図は、この時の各信号の関係を理解するために描い
た原理波形図である。

以上の説明から、Ｄデータ信号s₉のデータクロックに対
し、形成クロック信号s₈の周波数が高い場合、判定電圧
信号s₃の波形は、同図（ａ）に示すのこぎり波形となる
ことが理解される。

一方、VCO6は、入力部6₁、6₂間の電圧差に比例する発振
周波数ｆを有する形成クロック信号s₈を出力する。

いまＤデータ信号s₉と形成クロック信号s₈間に位相差が
ない状態、即ち判定電圧信号s₃がゼロレベル状態で、基
準の発振周波数frとなる端子間電圧Vrを与えるべく、周
波数誤差信号（以下、誤差信号と称す）s₇が所定の一定
レベルを保っているものと仮定する。この状態から、Ｄ
データ信号s₉の反転間隔が徐々に短くなると、形成クロ
ック信号s₈に対して位相が進み、その結果判定電圧信号
s₃のレベルが低くなって形成クロック信号s₈の周波数も
高くなり、両信号間の位相差が所定の関係を保つように
追従する。この時の位相差は、基準の発振周波数frより
高いこの時の形成クロック信号s₈の周波数を発生するの
に必要な判定電圧信号s₃のレベル減少をもたらす位相差
である。

従って、誤差信号s₇を所定の一定レベルとする上記の仮
定において、第１図の実施例回路は、Ｄデータ信号s₉の
周波数変動に応じて形成クロック信号s₈の周波数を可変
し、両信号間の位相を一定に保つように動作するが、こ
の時の周波数ｆが基準の発振周波数frに対して高い場合
にはＤデータ信号s₉に対する形成クロック信号s₈の位相
は周波数のずれに略比例して遅れ、逆に低い場合には進
んだ状態となる。

一方、包絡線検波回路３は、この判定電圧信号s₃を入力
し、下記の動作規則に従って、極大値の包絡線信号s₄と
極小値の包絡線信号s₅をそれぞれ出力端3₁，3₂から加算
器４に出力する。

（１）極大値の包絡線信号s₄は、レベル降下時の降下速
度が制限される以外は判定電圧信号s₃に追従してレベル
変化し、判定電圧信号s₃以下のレベルになることはな
い。

（２）極小値の包絡線信号s₅は、レベル上昇時の上昇速
度が制限される以外は判定電圧信号s₃に追従してレベル
変化し、判定電圧信号s₃以上のレベルになることはな
い。

この動作規則に従う包絡線検波回路は、例えば本出願人
によって出願された特願昭63-250698号に開示されてい
るように、２つの充放電回路を使用して実現出来るが、
本願と直接関係しない部分なのでその詳しい説明は省略
する。

従って、前記した如く、Ｄデータ信号s₉のデータクロッ
クに対し、形成クロック信号s₈の周波数が高いときの判
定電圧信号s₃の様子を第４図（ａ）に示すが、この場
合、極小値の包絡線信号s₅は判定電圧信号s₃と一致して
変化するが、極大値の包絡線信号s₄は、判定電圧信号s₃
の急激な変化に追従できず、同図に点線で示す波形（一
般的には、追従できない間、放電特性となるが、簡単の
ため直線で示す）となる。加算器４は、これらの各包絡
線信号s₄、s₅を加算した加算信号s₆を出力するため、こ
の時の加算信号s₆のプラス領域の面積（右斜線で示す）
はマイナス領域の面積（左斜線で示す）より大きくな
る。積分回路５は、この加算信号s₆を積分した逆極性の
積分信号を更にろ波した誤差信号s₇を出力する。従っ
て、誤差信号s₇のレベルは、この間減少し続け、VCO6の
入力部間電圧を小さくし、形成クロック信号s₈の周波数
を低くしてデータクロックの周波数に近づける。

一方、第３図（ｃ）にＤデータ信号s₉のデータクロック
に対して形成クロック信号s₈の周波数が低い場合の判定
パルス信号s₁の様子を示す。この場合、判定電圧信号s₃
の波形が第４図（ｂ）に示すのこぎり波に近似した波形
となるため、極大値の包絡線信号s₄は判定電圧信号s₃と
一致して変化するが、極小値の包絡線信号s₅は、判定電
圧信号s₃の急激な変化に追従できず、同図に点線で示す
波形（一残的には、追従できない間、充電特性となる
が、簡単のため直線で示す）となる。従って、この時の
加算信号s₆のプラス領域の面積（右斜線で示す）はマイ
ナス領域の面積（左斜線で示す）より小さくなり、積分
回路５から出力される誤差信号s₇のレベルは、この間増
加し続け、VCO6の入力部間電圧を大きくし、形成クロッ
ク信号s₈の周波数を高くしてデータクロックの周波数に
近づける。

また、形成クロック信号s₈とＤデータ信号s₉との位相差
は、発振周波数frに対するその時の周波数ｆに応じた位
相差を生じるが、積分回路５は、この位相差が生じてい
る間、この位相差を減じる方向に誤差信号s₇を変化さ
せ、VCO6の発振周波数を補正する。

従って、上記クロック形成回路によれば、Ｄデータ信号
s₉のデータクロックと形成クロック信号s₈との周波数が
異なる場合、これ等が一致するように形成クロック信号
s₈の周波数を制御し、更に両者の位相がずれている場
合、これ等を一致させるように作用する。

ここで第１図の接続回路１の動作について第５図を参照
しながら更に説明する。

但し、第５図に示す判定パルス信号s₁の波形は、位相比
較器７の出力部が次段に接続されていないときのもので
ある。

いま接続回路１のコイルL1を除いて、点線で示す如く直
結されている場合を想定すると、第５図（ａ）に示す如
く判定パルス信号s₁がＨ状態からオープン状態になった
とき、即ち位相比較回路７のFETQ3、Q4が共にオフ状態
となったとき、形成信号s₂はこの接続回路１の入力イン
ピーダンスの容量成分Csの影響を受け、第５図（ｂ）に
示す如く、その応答が鈍り、偽りの面積s₁を生じてしま
う。この偽りの面積s₁が前記クロック形成回路の誤動作
を引き起こすことは前記した記載内容から明らかであ
る。

一方、本願の接続回路１は、適当なインダクタンスを有
するコイルL1を図示する位置に配置し、入力インピーダ
ンスの容量成分Cs、抵抗成分R1、R2と相まって、判定パ
ルス信号s₁がＨ状態からオープン状態になったとき、形
成信号s₂が第５図（ｃ）に示す過渡特性を示すように設
定するものである。

即ち、Vc/2のレベルラインより形成信号s₂のレベルが大
きいときにこのレベルラインと形成信号s₂とで囲む面積
s₂と、Vc/2のレベルラインより形成信号s₂のレベルが小
さいときにこのレベルラインと形成信号s₂とで囲む面積
s₃が略等しくなるように設定する。

このように設定することで、判定パルス信号s₁がオープ
ン状態時の形成信号s₂の積分値は略ゼロとなり、偽りの
面積S₁によるクロック形成回路の誤動作を防ぐことが出
来る。

第２図（ａ）は、第１図に示す接続回路１の別の実施例
を示すもので、判定パルス信号s₁が直接トランジスタQ1
のベースに印加され、このベースはコイルL1を介して抵
抗R1とR2の接続点に接続されている。

この場合も、判定パルス信号s₁がＨ状態からオープン状
態になったとき、形成信号s₂が第５図（ｂ）に示す過渡
特性を示すように設定できることは明らかである。

また、第２図（ｂ）の接続例においても、同様の効果を
得ることが出来る。

尚、同図（ｂ）には、トランジスタQ1コレクタとトラン
ジスタQ2のベース間に、抵抗R5、L2、C3で構成される２
次のローパスフィルタが挿入されているが、このフィル
タをリップルフィルタとして設定することにより、次段
に接続される前記リップルフィルタ２を省略できる。

尚、上記の位相比較回路７の出力は、第３図の各波形に
示すように、オープン状態となる前は、必ずＨ状態とな
っている判定パルス信号s₁を出力したが、Ｌ状態からオ
ープン状態になるような構成の位相比較回路であっても
かまわないことは勿論である。

（考案の効果）本考案によれば、入力する信号状態が、“H"または“L"
の各状態からオープン状態に変化するとき、入力インピ
ーダンスの容量成分の影響を受けて、出力信号のオープ
ン状態に対応するレベルへの変化が鈍り、次段の低域通
過回路又は積分回路の出力信号レベルに誤った情報があ
らわれたり蓄積されるのを防ぐことができる。

【図面の簡単な説明】

第１図は、本考案の接続回路を含むクロック形成回路を
示すブロック図、第２図は本考案の他の実施例を示す回
路図、第３、４図はクロック形成回路の説明に供する信
号波形図、第５図は本考案の説明に供する信号波形図、
第６、７図は従来技術の説明に供する回路図及び信号波
形図である。１……接続回路、２……リップルフィルタ、３……包絡
線検波回路、４……加算器、５……積分回路、６……電
圧制御発振器、７……位相比較器、８……出力端子、９
……入力端子、R1〜R4……抵抗、Q1……トランジスタ、
Q2、Q3……FET、L1、L2……コイル、C1……コンデン
サ。

Claims

【実用新案登録請求の範囲】

【請求項１】出力状態が低インピーダンス状態とオープ
ン状態とに変化する信号出力手段と、低域通過回路又は
積分回路との間に接続される接続回路であり、前記信号出力手段の前記低インピーダンス状態に対応し
た第１の出力レベルから前記信号出力手段の前記オープ
ン状態に対応した第２の出力レベルに移行する際の過渡
特性が、該第２の出力レベルを基準に積分したときにそ
の値が略ゼロとなるように入力部にコイルを挿入したこ
とを特徴とする接続回路。