JPH034942B2 - - Google Patents
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- JPH034942B2 JPH034942B2 JP59224570A JP22457084A JPH034942B2 JP H034942 B2 JPH034942 B2 JP H034942B2 JP 59224570 A JP59224570 A JP 59224570A JP 22457084 A JP22457084 A JP 22457084A JP H034942 B2 JPH034942 B2 JP H034942B2
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- data
- buffer
- control device
- overrun
- file adapter
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理システムにおけるデータ
転送制御方式に関するものであり、特にフアイル
アダプタと入出力制御装置との間のデータ転送に
おいてオーバーランが生じた場合の誤処理を防止
するためのデータ転送制御方式に関する。
転送制御方式に関するものであり、特にフアイル
アダプタと入出力制御装置との間のデータ転送に
おいてオーバーランが生じた場合の誤処理を防止
するためのデータ転送制御方式に関する。
あるデータ処理システムでは、主メモリとＩ／
０制御装置との間のデータ転送を円滑に行わせる
ため、フアイルアダプタと呼ばれるバツフア機構
を設けている。第２図はその概要を示したもの
で、１は主メモリ、２はフアイルアダプタ、３は
Ｉ／０制御装置である。
０制御装置との間のデータ転送を円滑に行わせる
ため、フアイルアダプタと呼ばれるバツフア機構
を設けている。第２図はその概要を示したもの
で、１は主メモリ、２はフアイルアダプタ、３は
Ｉ／０制御装置である。
まず主メモリ１からＩ／０制御装置３へある量
のデータを転送する場合には、主メモリ１からフ
アイルアダプタ２へ、最大、フアイルアダプタ２
の容量までデータを転送し、フアイルアダプタ２
からＩ／０制御装置３へは、第３図に示すよう
に、個々のデータごとにＩ／０制御装置３からフ
アイルアダプタ２へデータを要求するリクエスト
信号REQを送り、これに応答してフアイルアダ
プタ２はデータDATAとアクノリツジ信号ACK
をＩ／０制御装置３へ送り、Ｉ／０制御装置３
は、アクノリツジ信号ACKを検出したときデー
タDATAを取り込む動作を所定のデータ数だけ
を繰り返すことによつてデータを転送する。
のデータを転送する場合には、主メモリ１からフ
アイルアダプタ２へ、最大、フアイルアダプタ２
の容量までデータを転送し、フアイルアダプタ２
からＩ／０制御装置３へは、第３図に示すよう
に、個々のデータごとにＩ／０制御装置３からフ
アイルアダプタ２へデータを要求するリクエスト
信号REQを送り、これに応答してフアイルアダ
プタ２はデータDATAとアクノリツジ信号ACK
をＩ／０制御装置３へ送り、Ｉ／０制御装置３
は、アクノリツジ信号ACKを検出したときデー
タDATAを取り込む動作を所定のデータ数だけ
を繰り返すことによつてデータを転送する。
次に、Ｉ／０制御装置３から主メモリ１へデー
タを転送する場合には、Ｉ／０制御装置３からフ
アイルアダプタ２へ、最大、フアイルアダプタ２
の容量まで、データを転送し、さらにフアイルア
ダプタ２から主メモリ１へデータを転送する。な
おＩ／０制御装置３からフアイルアダプタ２へデ
ータを転送する場合には、第４図に示すように、
個々のデータごとにＩ／０制御装置３からフアイ
ルアダプタ２へデータDATAと受信を要求する
リクエスト信号REQとを送り、フアイルアダプ
タ２は、このリクエスト信号REQを検出したと
きデータDATAを取り込み、同時にアクノリツ
ジ信号を返送する動作を所定のデータ数だけ繰り
返すことによつて行う。
タを転送する場合には、Ｉ／０制御装置３からフ
アイルアダプタ２へ、最大、フアイルアダプタ２
の容量まで、データを転送し、さらにフアイルア
ダプタ２から主メモリ１へデータを転送する。な
おＩ／０制御装置３からフアイルアダプタ２へデ
ータを転送する場合には、第４図に示すように、
個々のデータごとにＩ／０制御装置３からフアイ
ルアダプタ２へデータDATAと受信を要求する
リクエスト信号REQとを送り、フアイルアダプ
タ２は、このリクエスト信号REQを検出したと
きデータDATAを取り込み、同時にアクノリツ
ジ信号を返送する動作を所定のデータ数だけ繰り
返すことによつて行う。
このような従来の方式では、発信されたリクエ
スト信号REQの数とアクノリツジ信号ACKの数
とを一致させられＩ／０制御装置が発信できるリ
クエスト信号REQの最大数がフアイルアダプタ
２によつて規定されている。そしてフアイルアダ
プタ２は、内部に上記の最大数に等しい容量のバ
ツフアをもち、Ｉ／０制御装置３から送信された
データは全て受信できるようにしている。
スト信号REQの数とアクノリツジ信号ACKの数
とを一致させられＩ／０制御装置が発信できるリ
クエスト信号REQの最大数がフアイルアダプタ
２によつて規定されている。そしてフアイルアダ
プタ２は、内部に上記の最大数に等しい容量のバ
ツフアをもち、Ｉ／０制御装置３から送信された
データは全て受信できるようにしている。
従来の方式では、フアイルアダプタがリクエス
ト信号REQの許容最大数に等しい容量のバツフ
アを必要とするため、バツフアが大きくなり、ま
たＩ／０制御装置が発信できるリクエスト信号
REQの数が制限されるという問題があつた。
ト信号REQの許容最大数に等しい容量のバツフ
アを必要とするため、バツフアが大きくなり、ま
たＩ／０制御装置が発信できるリクエスト信号
REQの数が制限されるという問題があつた。
本発明は、上記した問題点を解決するため、フ
アイルアダプタのバツフア容量をＩ／０制御装置
に課していたリクエスト信号の許容最大数に等し
くするのをやめ、Ｉ／０制御装置はフアイルアダ
プタのバツフア容量を超えてリクエスト信号を発
信できるようにするものである。
アイルアダプタのバツフア容量をＩ／０制御装置
に課していたリクエスト信号の許容最大数に等し
くするのをやめ、Ｉ／０制御装置はフアイルアダ
プタのバツフア容量を超えてリクエスト信号を発
信できるようにするものである。
しかし、その結果フアイルアダプタにおいてデ
ータ転送のオーバーランが生じる可能性がある。
すなわちフアイルアダプタがＩ／０制御装置から
リクエスト信号を受信した際、フアイルアダプタ
のバツフアには送信すべきデータがまだ準備され
ていないという場合、あるいはフアイルアダプタ
がリクエスト信号およびデータを受信した際、フ
アイルアダプタのバツフアにはそのデータを格納
すべき空きがないという場合が生じ、フアイルア
ダプタはＩ／０制御装置に対してアクノリツジ信
号の応答をしないため同期性が失われ、またアク
ノリツジ信号のみを応答させても正しいデータ転
送とならず、エラー終了となつて回復に時間がか
かるという問題が起こる。
ータ転送のオーバーランが生じる可能性がある。
すなわちフアイルアダプタがＩ／０制御装置から
リクエスト信号を受信した際、フアイルアダプタ
のバツフアには送信すべきデータがまだ準備され
ていないという場合、あるいはフアイルアダプタ
がリクエスト信号およびデータを受信した際、フ
アイルアダプタのバツフアにはそのデータを格納
すべき空きがないという場合が生じ、フアイルア
ダプタはＩ／０制御装置に対してアクノリツジ信
号の応答をしないため同期性が失われ、またアク
ノリツジ信号のみを応答させても正しいデータ転
送とならず、エラー終了となつて回復に時間がか
かるという問題が起こる。
そこで本発明では、オーバーラン表示フリツプ
フロツプを設けて、オーバーラン発生時、すなわ
ちフアイルアダプタのバツフアに送信すべきデー
タがないときにリクエスト信号を受信した際は、
このオーバーラン表示フリツプフロツプをONに
セツトし、その出力により、データ送信要求の場
合たとえば“０”の疑似データを送信し、他方デ
ータ受信要求の場合受信データの無視を行うよう
に制御し、同時にアクノリツジ信号を発信するよ
うにして解決している。
フロツプを設けて、オーバーラン発生時、すなわ
ちフアイルアダプタのバツフアに送信すべきデー
タがないときにリクエスト信号を受信した際は、
このオーバーラン表示フリツプフロツプをONに
セツトし、その出力により、データ送信要求の場
合たとえば“０”の疑似データを送信し、他方デ
ータ受信要求の場合受信データの無視を行うよう
に制御し、同時にアクノリツジ信号を発信するよ
うにして解決している。
本発明によれば、Ｉ／０制御装置からフアイル
アダプタに対してデータ送信を要求するリクエス
ト信号が送られてきた時点でバツフアにデータが
なく、オーバーランとなつた場合には、オーバー
ラン表示フリツプフロツプがONとなり、パリテ
イ付きの正常な疑似データがアクノリツジ信号と
ともに送られる。
アダプタに対してデータ送信を要求するリクエス
ト信号が送られてきた時点でバツフアにデータが
なく、オーバーランとなつた場合には、オーバー
ラン表示フリツプフロツプがONとなり、パリテ
イ付きの正常な疑似データがアクノリツジ信号と
ともに送られる。
またＩ／０制御装置からフアイルアダプタに対
してデータ受信を要求するリクエスト信号とデー
タが送られてきた時点でバツフアに空きがなくオ
ーバーランとなつた場合にもオーバーラン表示フ
リツプフロツプがONとなり、受信データを無視
してバツフアに格納しないままアクノリツジ信号
が送られる。
してデータ受信を要求するリクエスト信号とデー
タが送られてきた時点でバツフアに空きがなくオ
ーバーランとなつた場合にもオーバーラン表示フ
リツプフロツプがONとなり、受信データを無視
してバツフアに格納しないままアクノリツジ信号
が送られる。
したがつてＩ／０制御装置では、リクエスト信
号の発信数とそれに対応するアクノリツジ信号の
受信数について正常状態として認識し、最後まで
データ転送を進めることができる。そしてデータ
転送終了後に、フアームウエアによつてオーバー
ラン表示フリツプフロツプの状態をチエツクし、
“ON”であれば再度データ転送を行うなどの適
切な対応策をとらせるようにする。
号の発信数とそれに対応するアクノリツジ信号の
受信数について正常状態として認識し、最後まで
データ転送を進めることができる。そしてデータ
転送終了後に、フアームウエアによつてオーバー
ラン表示フリツプフロツプの状態をチエツクし、
“ON”であれば再度データ転送を行うなどの適
切な対応策をとらせるようにする。
以下、本発明の詳細を実施例にしたがつて説明
する。
する。
第１図は、本発明の１実施例として構成された
フアイルアダプタの回路図である。図において、
１は主メモリ、２はフアイルアダプタ、３はＩ／
０制御装置、４はバツフア、５はオーバーラン表
示FF、６はオーバーラン状態検出回路、７はア
クノリツジ信号発生回路、８ないし１１はAND
ゲート、１２はインバータ、１３ないし１６はド
ライバ／レシーバである。またACKはアクノリ
ツジ、REQはリクエスト、DATAはデータ、
ReadはＩ／０制御装置からフアイルアダプタへ
のデータ転送、Writeはフアイルアダプタから
Ｉ／０制御装置へのデータ転送、Fullはバツフア
に空きがない状態、Emptyはバツフアにデータ
がない状態をそれぞれ表す信号である。
フアイルアダプタの回路図である。図において、
１は主メモリ、２はフアイルアダプタ、３はＩ／
０制御装置、４はバツフア、５はオーバーラン表
示FF、６はオーバーラン状態検出回路、７はア
クノリツジ信号発生回路、８ないし１１はAND
ゲート、１２はインバータ、１３ないし１６はド
ライバ／レシーバである。またACKはアクノリ
ツジ、REQはリクエスト、DATAはデータ、
ReadはＩ／０制御装置からフアイルアダプタへ
のデータ転送、Writeはフアイルアダプタから
Ｉ／０制御装置へのデータ転送、Fullはバツフア
に空きがない状態、Emptyはバツフアにデータ
がない状態をそれぞれ表す信号である。
バツフア４は、主メモリ１とＩ／０制御装置３
との間でデータを双方向に配送するために使用さ
れる。
との間でデータを双方向に配送するために使用さ
れる。
オーバーラン表示FF５は、オーバーラン状態
検出回路６の出力とリクエスト信号REQがいず
れも“１”のときにONにセツトされる。すなわ
ちオーバーラン状態検出回路６は、Readのとき
バツフアに空きなしFullであるか、Writeのとき
バツフアがデータなしEmptyであるかのいずれ
かの状態のとき、オーバーランと認識して“１”
を出力する。ここでＩ／０制御装置３から、ドラ
イバ／レシーバ１４を介してREQが入力される
と、ANDゲート８の出力は“１”となり、オー
バーラン表示FF５がOFFからONに反転する。
オーバーラン表示FF５が一度ONになると、マイ
クロがOFFにするまでONのままである。
検出回路６の出力とリクエスト信号REQがいず
れも“１”のときにONにセツトされる。すなわ
ちオーバーラン状態検出回路６は、Readのとき
バツフアに空きなしFullであるか、Writeのとき
バツフアがデータなしEmptyであるかのいずれ
かの状態のとき、オーバーランと認識して“１”
を出力する。ここでＩ／０制御装置３から、ドラ
イバ／レシーバ１４を介してREQが入力される
と、ANDゲート８の出力は“１”となり、オー
バーラン表示FF５がOFFからONに反転する。
オーバーラン表示FF５が一度ONになると、マイ
クロがOFFにするまでONのままである。
アクノリツジ信号発生回路７は、REQが入力
されると無条件でACKを発生し、ドライバ／レ
シーバ１３を介してＩ／０制御装置３に返送す
る。
されると無条件でACKを発生し、ドライバ／レ
シーバ１３を介してＩ／０制御装置３に返送す
る。
ANDゲート９は、REQが“１”でオーバーラ
ン表示FF５がOFFのとき、すなわちオーバーラ
ンがなくインバータ１２の出力が“１”の状態で
REQが入力されたとき、“１”を出力してバツフ
ア４を動作可能（イネーブル）にする。インバー
タ１２の出力が“１”の状態では、ANDゲート
１０，１１も開いており、ドライバ／レシーバ１
５およびANDゲート１０を経てＩ／０制御装置
３からのDATAをバツフア４へ格納するかある
いはANDゲート１１およびドライバ／レシーバ
１６を経て、バツフア４から取り出したDATA
をＩ／０制御装置３へ送信する動作が行われる。
ン表示FF５がOFFのとき、すなわちオーバーラ
ンがなくインバータ１２の出力が“１”の状態で
REQが入力されたとき、“１”を出力してバツフ
ア４を動作可能（イネーブル）にする。インバー
タ１２の出力が“１”の状態では、ANDゲート
１０，１１も開いており、ドライバ／レシーバ１
５およびANDゲート１０を経てＩ／０制御装置
３からのDATAをバツフア４へ格納するかある
いはANDゲート１１およびドライバ／レシーバ
１６を経て、バツフア４から取り出したDATA
をＩ／０制御装置３へ送信する動作が行われる。
他方、オーバーランが発生してオーバーラン表
示FFがONの状態では、インバータ１２の出力は
“０”となるので、ANDゲート９，１０，１１は
それぞれ動作不能状態となり、バツフア４に対す
るデータの入出力動作は行われない。したがつて
Write動作のときには、第５図に例示されるよう
に、オーバーランが発生すると、フアイルアダプ
タ２により、データなし、すなわちDATA“０”
が疑似データとしてACKとともにＩ／０制御装
置３へ送信され、次のデータ転送が行われる。第
５図は、フアイルアダプタからデータ“Ａ”、
“Ｂ”、“Ｃ”を転送する際、バツフアにデータ
“Ｂ”を準備できず、オーバーランとなつた例で
ある。
示FFがONの状態では、インバータ１２の出力は
“０”となるので、ANDゲート９，１０，１１は
それぞれ動作不能状態となり、バツフア４に対す
るデータの入出力動作は行われない。したがつて
Write動作のときには、第５図に例示されるよう
に、オーバーランが発生すると、フアイルアダプ
タ２により、データなし、すなわちDATA“０”
が疑似データとしてACKとともにＩ／０制御装
置３へ送信され、次のデータ転送が行われる。第
５図は、フアイルアダプタからデータ“Ａ”、
“Ｂ”、“Ｃ”を転送する際、バツフアにデータ
“Ｂ”を準備できず、オーバーランとなつた例で
ある。
同様にRead動作のときには、第６図に例示さ
れるように、オーバーランが発生すると、受信さ
れたDATA“Ｂ”はフアイルアダプタにより無視
されてACKが発信され、次のデータ転送が行わ
れる。第６図は、フアイルアダプタがデータ
“Ｘ”、“Ｙ”、“Ｚ”を受信する際、データ“Ｙ”
でバツフアに空きがなくオーバーランとなつた例
である。
れるように、オーバーランが発生すると、受信さ
れたDATA“Ｂ”はフアイルアダプタにより無視
されてACKが発信され、次のデータ転送が行わ
れる。第６図は、フアイルアダプタがデータ
“Ｘ”、“Ｙ”、“Ｚ”を受信する際、データ“Ｙ”
でバツフアに空きがなくオーバーランとなつた例
である。
疑似データのDATA“０”は全てのビツト値が
“０”のデータであり、オーバーラン時のANDゲ
ート１１の出力が“０”であることから容易に生
成される。しかし、疑似データとして他の適当な
ものを使用することができる。また図示されてい
ないパリテイ回路によつて、疑似データにも通常
のデータと同様にパリテイが付加されて送信され
る。
“０”のデータであり、オーバーラン時のANDゲ
ート１１の出力が“０”であることから容易に生
成される。しかし、疑似データとして他の適当な
ものを使用することができる。また図示されてい
ないパリテイ回路によつて、疑似データにも通常
のデータと同様にパリテイが付加されて送信され
る。
以上のように本発明によれば、フアイルアダプ
タのバツフア容量とＩ／０制御装置におけるリク
エスト信号の許容最大数とを切り離して設定する
ことができ、フアイルアダプタのバツフア容量を
比較的小さなものにすることができる。
タのバツフア容量とＩ／０制御装置におけるリク
エスト信号の許容最大数とを切り離して設定する
ことができ、フアイルアダプタのバツフア容量を
比較的小さなものにすることができる。
第１図は本発明の１実施例の構成図、第２図は
フアイルアダプタを用いたシステムの概要図、第
３図は従来のフアイルアダプタからＩ／０制御装
置へデータ転送を行う場合の制御手順説明図、第
４図は従来のＩ／０制御装置からフアイルアダプ
タへデータ転送を行う場合の制御手順説明図、第
５図および第６図はそれぞれ第３図および第４図
に対応する本発明実施例の制御手順説明図であ
る。 図中、１は主メモリ、２はフアイルアダプタ、
３はＩ／０制御装置、４はバツフア、５はオーバ
ーラン表示フリツプフロツプ、６はオーバーラン
状態検出回路、７はアクノリツジ信号発生回路、
REQはリクエスト信号、ACKはアクノリツジ信
号、DATAはデータを示す。
フアイルアダプタを用いたシステムの概要図、第
３図は従来のフアイルアダプタからＩ／０制御装
置へデータ転送を行う場合の制御手順説明図、第
４図は従来のＩ／０制御装置からフアイルアダプ
タへデータ転送を行う場合の制御手順説明図、第
５図および第６図はそれぞれ第３図および第４図
に対応する本発明実施例の制御手順説明図であ
る。 図中、１は主メモリ、２はフアイルアダプタ、
３はＩ／０制御装置、４はバツフア、５はオーバ
ーラン表示フリツプフロツプ、６はオーバーラン
状態検出回路、７はアクノリツジ信号発生回路、
REQはリクエスト信号、ACKはアクノリツジ信
号、DATAはデータを示す。
Claims (1)
- １ 主メモリとＩ／０制御装置との間にバツフア
機能をもつフアイルアダプタをそなえているデー
タ処理システムにおいて、上記フアイルアダプタ
は、バツフアと、オーバーラン表示フリツプフロ
ツプとを有し、フアイルアダプタからＩ／０制御
装置にデータを転送する場合には、Ｉ／０制御装
置からリクエスト信号を送信し、フアイルアダプ
タはこれに応答してアクノリツジ信号およびバツ
フア中のデータを送信し、その際バツフア中にデ
ータがないときには上記オーバーラン表示フリツ
プフロツプをオンに設定して疑似データを送信
し、そしてＩ／０制御装置からフアイルアダプタ
にデータを転送する場合には、Ｉ／０制御装置は
リクエスト信号およびデータを送信し、フアイル
アダプタは、リクエスト信号に応答してアクノリ
ツジ信号を送信するとともに、受信したデータを
バツフアに格納し、その際バツフアに空きがない
ときには、上記オーバーラン表示フリツプフロツ
プをオンに設定するとともに受信したデータを無
視し、オーバーランが生じても正常のときと同様
にデータ転送を最後まで実行することを特徴とす
るデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224570A JPS61101860A (ja) | 1984-10-25 | 1984-10-25 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224570A JPS61101860A (ja) | 1984-10-25 | 1984-10-25 | デ−タ転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61101860A JPS61101860A (ja) | 1986-05-20 |
| JPH034942B2 true JPH034942B2 (ja) | 1991-01-24 |
Family
ID=16815829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59224570A Granted JPS61101860A (ja) | 1984-10-25 | 1984-10-25 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61101860A (ja) |
-
1984
- 1984-10-25 JP JP59224570A patent/JPS61101860A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61101860A (ja) | 1986-05-20 |
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