JPS61101860A - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
- Publication number
- JPS61101860A JPS61101860A JP59224570A JP22457084A JPS61101860A JP S61101860 A JPS61101860 A JP S61101860A JP 59224570 A JP59224570 A JP 59224570A JP 22457084 A JP22457084 A JP 22457084A JP S61101860 A JPS61101860 A JP S61101860A
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- JP
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- data
- buffer
- adapter
- control device
- file adapter
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理システムにおけるデータ転送制御
方式に関するものであり、特にファイルアダプタと入出
力制御装置との間のデータ転送においてオーバーランが
生じた場合の誤処理を防止するためのデータ転送制御方
式に関する。
方式に関するものであり、特にファイルアダプタと入出
力制御装置との間のデータ転送においてオーバーランが
生じた場合の誤処理を防止するためのデータ転送制御方
式に関する。
あるデータ処理システムでは、主メモリとＩ／Ｏ制御装
置との間のデータ転送を円滑に行わせるため、ファイル
アダプタと呼ばれるバッファ機構を設けている。第２図
はその概要を示したもので。
置との間のデータ転送を円滑に行わせるため、ファイル
アダプタと呼ばれるバッファ機構を設けている。第２図
はその概要を示したもので。
１は主メモリ、２はファイルアダプタ、３はＩ／Ｏ制御
装置である。
装置である。
まず主メモリ１からＩ／Ｏ制御装置３へある量のデータ
を転送する場合には、主メモリ１からファイルアダプタ
２へ、最大、ファイルアダプタ２の容量までデータを転
送し、ファイルアダプタ２からＩ／Ｏ制御装置３へは、
第３図に示すように１個々のデータごとにＩ／Ｏ制御装
置３からファイルアダプタ２ヘデータを要求するリクエ
スト信号ＲＥＱを送り、これに応答してファイルアダプ
タ２はデータＤＡＴＡとアクノリッジ信号ＡＣＫをＩ／
Ｏ制御装置３へ送り、Ｉ／Ｏ制御装置３は、アクノリッ
ジ信号ＡＣＫを検出したときデータＤＡＴＡを取り込む
動作を所定のデータ数だけ繰り返すことによってデータ
を転送する。
を転送する場合には、主メモリ１からファイルアダプタ
２へ、最大、ファイルアダプタ２の容量までデータを転
送し、ファイルアダプタ２からＩ／Ｏ制御装置３へは、
第３図に示すように１個々のデータごとにＩ／Ｏ制御装
置３からファイルアダプタ２ヘデータを要求するリクエ
スト信号ＲＥＱを送り、これに応答してファイルアダプ
タ２はデータＤＡＴＡとアクノリッジ信号ＡＣＫをＩ／
Ｏ制御装置３へ送り、Ｉ／Ｏ制御装置３は、アクノリッ
ジ信号ＡＣＫを検出したときデータＤＡＴＡを取り込む
動作を所定のデータ数だけ繰り返すことによってデータ
を転送する。
次に、Ｉ／Ｏ制御装置３から主メモリ１ヘデータ：Ｉ
を転送する場合には、Ｉ／Ｏ制御装置３からファ
イルアダプタ２へ、最大、ファイルアダプタ２の容量ま
で、データを転送し、さらにファイルアダプタ２から主
メモリ１ヘデータを転送する。なお■／Ｏ制御装置３か
らファイルアダプタ２ヘデータを転送する場合には、第
４図に示すように２個々のデータごとにＩ／Ｏ制御装置
３からファイルアダプタ２ヘデータＤＡＴＡと受信を要
求するリクエスト信号ＲＥＱとを送り、ファイルアダプ
タ２は。
を転送する場合には、Ｉ／Ｏ制御装置３からファ
イルアダプタ２へ、最大、ファイルアダプタ２の容量ま
で、データを転送し、さらにファイルアダプタ２から主
メモリ１ヘデータを転送する。なお■／Ｏ制御装置３か
らファイルアダプタ２ヘデータを転送する場合には、第
４図に示すように２個々のデータごとにＩ／Ｏ制御装置
３からファイルアダプタ２ヘデータＤＡＴＡと受信を要
求するリクエスト信号ＲＥＱとを送り、ファイルアダプ
タ２は。
このリクエスト信号ＲＥＱを検出したときデータＤＡＴ
Ａを取り込み、同時にアクノリッジ信号を返送する動作
を所定のデータ数だけ繰り返すことによって行う。
Ａを取り込み、同時にアクノリッジ信号を返送する動作
を所定のデータ数だけ繰り返すことによって行う。
このような従来の方式では９発信されたリクエスト信号
ＲＥＱの数とアクノリッジ信号ＡＣＫの数とを一致させ
られＩ／Ｏ制御装置が発信できるリクエスト信号ＲＥＱ
の最大数がファイルアダプタ２によって規定されている
。そしてファイルアダプタ２は、内部に上記の最大数に
等しい容量のバッファをもち、Ｉ／Ｏ制御装置３から送
信されたデータは全て受信できるようにしている。
ＲＥＱの数とアクノリッジ信号ＡＣＫの数とを一致させ
られＩ／Ｏ制御装置が発信できるリクエスト信号ＲＥＱ
の最大数がファイルアダプタ２によって規定されている
。そしてファイルアダプタ２は、内部に上記の最大数に
等しい容量のバッファをもち、Ｉ／Ｏ制御装置３から送
信されたデータは全て受信できるようにしている。
従来の方式では、ファイルアダプタがリクエスト信号Ｒ
ＥＱの許容最大数に等しい容量のバッファを必要とする
ため、バッファが大きくなり、またＩ／Ｏ制御装置が発
信できるリクエスト信号ＲＥＱＯ数が制限されるという
問題があった。
ＥＱの許容最大数に等しい容量のバッファを必要とする
ため、バッファが大きくなり、またＩ／Ｏ制御装置が発
信できるリクエスト信号ＲＥＱＯ数が制限されるという
問題があった。
本発明は、上記した問題点を解決するため、ファイルア
ダプタのバッファ容量をＩ／Ｏ制御装置に課していたリ
クエスト信号の許容最大数に等しくするのをやめ、Ｉ／
Ｏ制御装置はファイルアダプタのノクツファ容量を超え
てリクエスト信号を発信できるようにするものである。
ダプタのバッファ容量をＩ／Ｏ制御装置に課していたリ
クエスト信号の許容最大数に等しくするのをやめ、Ｉ／
Ｏ制御装置はファイルアダプタのノクツファ容量を超え
てリクエスト信号を発信できるようにするものである。
しかし、その結果ファイルアダプタにおいてデータ転送
のオーバーランが生じる可能性がある。
のオーバーランが生じる可能性がある。
すなわちファイルアダプタがＩ／Ｏ制御装置からリクエ
スト信号を受信した際、ファイルアダプタのバッファに
は送信すべきデータがまだ準備されていないという場合
、あるいはファイルアダプタがリクエスト信号およびデ
ータを受信した際、ファイルアダプタのバッファにはそ
のデータを格納すべき空きがないという場合が生じ、フ
ァイルアダプタはＩ／Ｏ制御装置に対してアクノリフジ
信号の応答をしないため、同期性が失われ、またアクノ
リッジ信号のみを応答させても正しいデータ転送となら
ず、エラー終了となって回復に時間がかかるという問題
が起こる。
スト信号を受信した際、ファイルアダプタのバッファに
は送信すべきデータがまだ準備されていないという場合
、あるいはファイルアダプタがリクエスト信号およびデ
ータを受信した際、ファイルアダプタのバッファにはそ
のデータを格納すべき空きがないという場合が生じ、フ
ァイルアダプタはＩ／Ｏ制御装置に対してアクノリフジ
信号の応答をしないため、同期性が失われ、またアクノ
リッジ信号のみを応答させても正しいデータ転送となら
ず、エラー終了となって回復に時間がかかるという問題
が起こる。
そこで本発明では、オーバーラン表示フリップフロップ
を設けて、オーバーラン発生時、すなわちファイルアダ
プタのバッファに送信すべきデータがないときにリクエ
スト信号を受信した際は。
を設けて、オーバーラン発生時、すなわちファイルアダ
プタのバッファに送信すべきデータがないときにリクエ
スト信号を受信した際は。
このオーバーラン表示フリップフロップをＯＮにセット
し、その出力により、データ送信要求の場合たとえば“
０”の疑似データを送信し、他方データ受信要求の場合
受信データの無視を行うように制御し、同時にアクノリ
ッジ信号を発信するようにして解決している。
し、その出力により、データ送信要求の場合たとえば“
０”の疑似データを送信し、他方データ受信要求の場合
受信データの無視を行うように制御し、同時にアクノリ
ッジ信号を発信するようにして解決している。
本発明によれば、Ｉ／Ｏ制御装置からファイルアダプタ
に対してデータ送信を要求するリクエスト信号が送られ
てきた時点でバッファにデータがなく、オーバーランと
なった場合には、オーバーラン表示フリップフロップが
ＯＮとなり、パリティ付きの正常な疑似データがアクノ
リッジ信号とともに送られる。
に対してデータ送信を要求するリクエスト信号が送られ
てきた時点でバッファにデータがなく、オーバーランと
なった場合には、オーバーラン表示フリップフロップが
ＯＮとなり、パリティ付きの正常な疑似データがアクノ
リッジ信号とともに送られる。
またＩ／Ｏ制御装置からファイルアダプタに対してデー
タ受信を要求するリクエスト信号とデータが送られてき
た時点でバッファに空きがなくオーバーランとなった場
合にもオーバーラン表示フリップフロップがＯＮとなり
、受信データを無視してバッファに格納しないままアク
ノリッジ信号が送られる。
タ受信を要求するリクエスト信号とデータが送られてき
た時点でバッファに空きがなくオーバーランとなった場
合にもオーバーラン表示フリップフロップがＯＮとなり
、受信データを無視してバッファに格納しないままアク
ノリッジ信号が送られる。
したがってＩ／Ｏ制御装置では、リクエスト信号の発信
数とそれに対応するアクノリッジ信号の受信数について
正常状態として認識し、最後までデータ転送を進めるこ
とができる。そしてデータ転送終了後に、ファームウェ
アによってオーバーラン表示フリップフロップの状態を
チェックし、“ＯＮ”であれば再度データ転送を行うな
どの適切な対応策をとらせるようにする。
数とそれに対応するアクノリッジ信号の受信数について
正常状態として認識し、最後までデータ転送を進めるこ
とができる。そしてデータ転送終了後に、ファームウェ
アによってオーバーラン表示フリップフロップの状態を
チェックし、“ＯＮ”であれば再度データ転送を行うな
どの適切な対応策をとらせるようにする。
以下に１本発明の詳細を実施例にしたがって説明する。
第１図は９本発明の１実施例として構成されたファイル
アダプタの回路図である。図において。
アダプタの回路図である。図において。
ｌは主メモリ、２はファイルアダプタ、３はＩ／Ｏ制御
装置、４はバッファ、５はオーバーラン表示ＦＦ、６は
オーバーラン状態検出回路、７はアクノリッジ信号発生
回路、８ないし１１はＡＮＤゲート、１２はインバータ
、１３ないし１６はドライバ／レシーバである。またＡ
ＣＫはアクノリッジ、ＲＥＱはリクエスト、ＤＡＴＡは
データ、ＲｅａｄはＩ／Ｏ制御装置からファイルアダプ
タへのデータ転送、 Ｗｒｉｔｅはファイルアダプタか
らＩ／Ｏ制御装置へのデータ転送、 Ｆｕｌｌはバッ
ファに空きかない状態、 Ｅｍｐｔｙはバッファにデ
ータがない状態をそれぞれ表す信号である。
装置、４はバッファ、５はオーバーラン表示ＦＦ、６は
オーバーラン状態検出回路、７はアクノリッジ信号発生
回路、８ないし１１はＡＮＤゲート、１２はインバータ
、１３ないし１６はドライバ／レシーバである。またＡ
ＣＫはアクノリッジ、ＲＥＱはリクエスト、ＤＡＴＡは
データ、ＲｅａｄはＩ／Ｏ制御装置からファイルアダプ
タへのデータ転送、 Ｗｒｉｔｅはファイルアダプタか
らＩ／Ｏ制御装置へのデータ転送、 Ｆｕｌｌはバッ
ファに空きかない状態、 Ｅｍｐｔｙはバッファにデ
ータがない状態をそれぞれ表す信号である。
バッファ４は、主メモリ１とＩ／Ｏ制御装置３との間で
データを双方向に転送するために使用される。
マ
”オーバーラン表示ＦＦ５は、オーバーラン状態検出回
路６の出力とリクエスト信号ＲＥＱがいずれも“１″の
ときにＯＮにセットされる。すなわちオーバーラン状態
検出回路６は＋ Ｒｅａｄのときバッファに空きなし
Ｆｕｌｌであるか、 Ｗｒｉｔｅのときバッファがデー
タなしＥｍｐｔｙであるかのいずれかの状態のとき、オ
ーバーランと認識して“１”を出力する。ここでＩ／Ｏ
制御装置３から、ドライバ／レシーバ１４を介してＲＥ
Ｑが入力されると。
データを双方向に転送するために使用される。
マ
”オーバーラン表示ＦＦ５は、オーバーラン状態検出回
路６の出力とリクエスト信号ＲＥＱがいずれも“１″の
ときにＯＮにセットされる。すなわちオーバーラン状態
検出回路６は＋ Ｒｅａｄのときバッファに空きなし
Ｆｕｌｌであるか、 Ｗｒｉｔｅのときバッファがデー
タなしＥｍｐｔｙであるかのいずれかの状態のとき、オ
ーバーランと認識して“１”を出力する。ここでＩ／Ｏ
制御装置３から、ドライバ／レシーバ１４を介してＲＥ
Ｑが入力されると。
ＡＮＤゲート８の出力は“１”となり、オーバーラン表
示ＦＦ５がＯＦＦからＯＮに反転する。オーバーラン表
示ＦＦ５が一度ＯＮになると、マイクロがＯＦＦにする
までＯＮのままである。
示ＦＦ５がＯＦＦからＯＮに反転する。オーバーラン表
示ＦＦ５が一度ＯＮになると、マイクロがＯＦＦにする
までＯＮのままである。
アクノリッジ信号発生回路７は、ＲＥＱが入力されると
無条件でＡＣＫを発生し、ドライバ／レシーバ１３を介
してＩ／Ｏ制御装置３に返送する。
無条件でＡＣＫを発生し、ドライバ／レシーバ１３を介
してＩ／Ｏ制御装置３に返送する。
ＡＮＤゲート９は、ＲＥＱが１″でオーバーラン表示Ｆ
Ｆ５がＯＦＦのとき、すなわちオーバーランがなくイン
バータ１２の出力が“１”の状態でＲＥＱが入力された
とき、“１”を出力してバッファ４を動作可能（イネー
ブル）にする。インバータ１２の出力が“１″の状態で
は、ＡＮＤゲート／Ｏ．１１も開いており、ドライバ／
レシーバ１５およびＡＮＤゲート／Ｏを経てＩ／Ｏ制御
装置３からのＤＡＴＡをバッファ４へ格納するかあるい
はＡＮＤゲート１１およびドライバ／レシーバ１６を経
て、バッファ４から取り出したＤＡＴＡをＩ／Ｏ制御装
置３へ送信する動作が行われる。
Ｆ５がＯＦＦのとき、すなわちオーバーランがなくイン
バータ１２の出力が“１”の状態でＲＥＱが入力された
とき、“１”を出力してバッファ４を動作可能（イネー
ブル）にする。インバータ１２の出力が“１″の状態で
は、ＡＮＤゲート／Ｏ．１１も開いており、ドライバ／
レシーバ１５およびＡＮＤゲート／Ｏを経てＩ／Ｏ制御
装置３からのＤＡＴＡをバッファ４へ格納するかあるい
はＡＮＤゲート１１およびドライバ／レシーバ１６を経
て、バッファ４から取り出したＤＡＴＡをＩ／Ｏ制御装
置３へ送信する動作が行われる。
他方、オーバーランが発生してオーバーラン表示ＦＦが
ＯＮの状態では、インバータ１２の出力は“０″′とな
るので、ＡＮＤゲー）９，／Ｏ．１１はそれぞれ動作不
能状態となり、バッファ４に対するデータの入出力動作
は行われない。したがってＷｒｉｔｅ動作のときには、
第５図に例示されるように、オーバーランが発生すると
、ファイルアダプタ２により、データなし、すなわちＤ
ＡＴＡ“Ｏ”が疑似データとしてＡＣＫとともにＩ／Ｏ
制御装置３へ送信され１次のデータ転送が行われる。
ＯＮの状態では、インバータ１２の出力は“０″′とな
るので、ＡＮＤゲー）９，／Ｏ．１１はそれぞれ動作不
能状態となり、バッファ４に対するデータの入出力動作
は行われない。したがってＷｒｉｔｅ動作のときには、
第５図に例示されるように、オーバーランが発生すると
、ファイルアダプタ２により、データなし、すなわちＤ
ＡＴＡ“Ｏ”が疑似データとしてＡＣＫとともにＩ／Ｏ
制御装置３へ送信され１次のデータ転送が行われる。
第５図は、ファイルアダプタからデータ“Ａ”。
“Ｂ”、“Ｃ”を転送する際、バッファにデータ“Ｂ”
を準備できず、オーバーランとなった例である。
を準備できず、オーバーランとなった例である。
同様にＲｅａｄ動作のときには、第６図に例示されるよ
うに、オーバーランが発生すると、受信されたＤＡＴＡ
″Ｂ”はファイルアダプタにより無視されてＡＣＫが発
信され２次のデータ転送が行われる。第６図は、ファイ
ルアダプタがデータ“Ｘ”、Ｙ”、“ｚ”を受信する際
、データ“Ｙ”でバッファに空きがな（オーバーランと
なった例である。
うに、オーバーランが発生すると、受信されたＤＡＴＡ
″Ｂ”はファイルアダプタにより無視されてＡＣＫが発
信され２次のデータ転送が行われる。第６図は、ファイ
ルアダプタがデータ“Ｘ”、Ｙ”、“ｚ”を受信する際
、データ“Ｙ”でバッファに空きがな（オーバーランと
なった例である。
疑似データのＤＡＴＡ“０”は全てのビット値が“０”
のデータであり、オーバーラン時のＡＮＤゲート１１の
出力が′０″であることから容易に生成される。しかし
、疑似データとして他の適当なものを使用することがで
きる。また図示されていないパリティ回路によって、疑
似データにも通常のデータと同様にパリティが付加され
て送信される。
のデータであり、オーバーラン時のＡＮＤゲート１１の
出力が′０″であることから容易に生成される。しかし
、疑似データとして他の適当なものを使用することがで
きる。また図示されていないパリティ回路によって、疑
似データにも通常のデータと同様にパリティが付加され
て送信される。
以上のように本発明によれば、ファイルアダプタのバッ
ファ容量とＩ／Ｏ制御装置におけるリクエスト信号の許
容最大数とを切り離して設定することができ、ファイル
アダプタのバッファ容量を比較的小さなものにすること
ができる。
ファ容量とＩ／Ｏ制御装置におけるリクエスト信号の許
容最大数とを切り離して設定することができ、ファイル
アダプタのバッファ容量を比較的小さなものにすること
ができる。
第１図は本発明の１実施例の構成図、第２図はファイル
アダプタを用いたシステムの概要図、第３図は従来のフ
ァイルアダプタからＩ／Ｏ制御装置へデータ転送を行う
場合の制御手順説明図、第４図は従来のＩ／Ｏ制御装置
からファイルアダプタへデータ転送を行う場合の制御手
順説明図、第５図および第６図はそれぞれ第３図および
第４図に対応する本発明実施例の制御手順説明図である
。 図中、１は主メモリ、２はファイルアダプタ。 ３はＩ／Ｏ制御装置、４はバッファ、５はオーバーラン
表示フリップフロップ、６はオーバーラン状態検出回路
、７はアクノリッジ信号発生回路、ＲＥＱはリクエスト
信号、ＡＣＫはアクノリッジ信号、ＤＡＴＡはデータを
示す。
アダプタを用いたシステムの概要図、第３図は従来のフ
ァイルアダプタからＩ／Ｏ制御装置へデータ転送を行う
場合の制御手順説明図、第４図は従来のＩ／Ｏ制御装置
からファイルアダプタへデータ転送を行う場合の制御手
順説明図、第５図および第６図はそれぞれ第３図および
第４図に対応する本発明実施例の制御手順説明図である
。 図中、１は主メモリ、２はファイルアダプタ。 ３はＩ／Ｏ制御装置、４はバッファ、５はオーバーラン
表示フリップフロップ、６はオーバーラン状態検出回路
、７はアクノリッジ信号発生回路、ＲＥＱはリクエスト
信号、ＡＣＫはアクノリッジ信号、ＤＡＴＡはデータを
示す。
Claims (1)
- 主メモリとＩ／Ｏ制御装置との間にバッファ機能をもつ
ファイルアダプタをそなえているデータ処理システムに
おいて、上記ファイルアダプタは、バッファと、オーバ
ーラン表示フリップフロップとを有し、ファイルアダプ
タからＩ／Ｏ制御装置にデータを転送する場合には、Ｉ
／Ｏ制御装置からリクエスト信号を送信し、ファイルア
ダプタはこれに応答してアクノリッジ信号およびバッフ
ァ中のデータを送信し、その際バッファ中にデータがな
いときには上記オーバーラン表示フリップフロップをオ
ンに設定して疑似データを送信し、そしてＩ／Ｏ制御装
置からファイルアダプタにデータを転送する場合には、
Ｉ／Ｏ制御装置はリクエスト信号およびデータを送信し
、ファイルアダプタは、リクエスト信号に応答してアク
ノリッジ信号を送信するとともに、受信したデータをバ
ッファに格納し、その際バッファに空きがないときには
、上記オーバーラン表示フリップフロップをオンに設定
するとともに受信したデータを無視し、オーバーランが
生じても正常のときと同様にデータ転送を最後まで実行
することを特徴とするデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224570A JPS61101860A (ja) | 1984-10-25 | 1984-10-25 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224570A JPS61101860A (ja) | 1984-10-25 | 1984-10-25 | デ−タ転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61101860A true JPS61101860A (ja) | 1986-05-20 |
| JPH034942B2 JPH034942B2 (ja) | 1991-01-24 |
Family
ID=16815829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59224570A Granted JPS61101860A (ja) | 1984-10-25 | 1984-10-25 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61101860A (ja) |
-
1984
- 1984-10-25 JP JP59224570A patent/JPS61101860A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH034942B2 (ja) | 1991-01-24 |
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