JPH03500718A - データ圧縮システム - Google Patents

データ圧縮システム

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JPH03500718A JP1506593A JP50659389A JPH03500718A JP H03500718 A JPH03500718 A JP H03500718A JP 1506593 A JP1506593 A JP 1506593A JP 50659389 A JP50659389 A JP 50659389A JP H03500718 A JPH03500718 A JP H03500718A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 牒港 データ圧縮／伸張装置 光肌Ω背景 本発明はデータ圧縮及び伸張装置に関し、特に圧縮及び伸張のために共通の回路 構成を使用する改良された装置に関する。
また、該装置は一方向に記録された圧縮データを逆方向に読取って伸張すること ができ、更にデータのアンダーラン（転送不足）を防止するためのスロットル制 御を含む。
イーストマン（Ｅａｓｔｍａｎ）等の特許ＮＱ、、４，４６４゜６５０は入力デ ータシンボルの流れを適応的に成長するシンボルの順序に分解するデータ圧縮及 び伸張装置を開示する。
該装置は各入力文字に対して極めて多数のメモリアクセスサイクルを必要とする ばかりか、圧縮及び伸張を達成するために時間のかかる乗除演算工程を利用して いる。またこの開示装置は圧縮及び伸張を行なうために分離された個別のデバイ スを必要とする。
ウエルヒ（Ｗｅｌｃｈ）の特許Ｎａ、、４，５５８，３０２は、データ圧縮器が 、入力列内で出会うデータ文字信号列を列テーブルに格納することにより、デー タ文字の入力列を圧縮するデータ圧縮伸張装置を開示する。圧縮データを伸張す るために独立の伸張器が設けられる。圧縮器は格納された列に対する最長の一致 を決定するための入力データ列をサーチする。各格納された列はプレフィックス ストリング（接頭列）とエクステンションキャラクタ（拡張文字）から成り、拡 張文字はその列の最後の文字となり、接頭列はその拡張文字を除（全てを構成す る。各列は互いに関連するコードワーγを有し、そして列は、少なくとも暗黙に 、列接頭語と拡張文字用のコードワード、列用のコードワードを格納することに より、列テーブル内に格納される。入力データ文字ストリームと格納された列と の間の最長一致が決定されるとき、その最長−敷用のコードワードは出会った文 字列のための圧縮コード信号として伝送され、そしてその拡張された列は列テー ブル内に格納される。拡張列の接頭語は最長一致であり、そして拡張列の拡張文 字は最長文字に続く次の入力データ文字となる。列テーブルを通じて探索し、そ してその中への拡張された列の入力は限定的探索ハツシング工程により実行され る。伸張は、圧縮信号を受信し、そして格納された列からなるデータ文字信号を 復帰させるために受信コード信号の探索を実行する圧縮器により構成されるもの と同様の列テーブルを発生する伸張装置により実行される。伸張列テーブルは、 以前に受信されたコード信号による接頭語及び現在復帰されている列の第一の文 字による拡張文字を有する列を格納することにより更新される。
ウエルヒ（Ｗｅｌｃｈ）の特許において開示された装置はその目的には適合して いるが、いくつかの所望の特徴が欠落している。即ち、記録されたものと逆の方 向に読取られるデータを伸張できない。またデータオーバラン（転送過剰）又は データアンダーランの問題である。例えば、高度に圧縮できるデータを圧縮中は 、データ転送速度は磁気テープコントロールユニット又は他の出力装置において データアンダーランを引き起こすように十分に低減される。一方、高度に圧縮さ れたデータが伸張され、そして低速チャネルを通じて転送されるときは、それは データオーバランを引き起こす。
ウェルヒ装置の他の欠点は、比較的に言えば、かなりの時間が列テーブルを消去 するのに失われる。その列テーブルは“疲労した”ようになり、そこでその中に 格納された列の蓄積は、時間経過後、きっと新しく入ってくるデータ内に現われ そうな列ではない。このように列テーブルを消去又は再生し、新セットの列を開 始することが必要である。しかしながら、列テーブル内の各ロケーションのアド レス指定や消去にかなりの時間が必要となり、その間圧縮が行なわれない。本発 明の一局面によれば、列の実消去は行なわれない。代わりに、サブブロックカウ ンタが提供され、そしてその内容が各接頭コードでもって列テーブル内に書き込 まれる。そのカウンタは、列コードの設定された数の列コードが列テーブル内に 書き込まれた後にインクリメントされる。毎回、列テーブル内のロケーションは それが空であるかどうかを見るためにアクセスされ、ロケーション内に格納され たサブブロックカウントがカウンタ内のカウントと比較される。もしその二つが 等しく無い場合、そのロケーションが空として扱われる。
磁気テープ書き込み動作のための起動時間は、データのアンダーランとなる特殊 ケースを生成する。ウエルヒ特許で開示されたアルゴリズムで可能となる高圧縮 を達成するためには、書き込み命令で磁気テープを起動するのに先立って一定時 間のデータの緩和と圧縮を続けて行なう必要がある。しかしながら、この事前圧 縮は、もし起動時間が正確に制御されないならば、コスト、性能、そして圧縮の 結果に影響を及ぼす。例えば、磁気テープが早（起動されると、磁気テープのア ンダーランを防止するためにスロットル文字を送出する必要がある、これは低位 の、全圧縮となる。一方、もし磁気テープが遅く起動すると、その磁気テープは 、圧縮器が緩和圧縮データを書き込むためにその圧縮を完了した後に送られねば ならない。これは動作に要される時間を増加することとなる。理想的には、その 磁気テープは、データが圧縮器により作成されるとき圧縮データの最後を書き込 む状態にあるような時に起動されるべきである。
及里Ω互鷹 本発明の目的は、データの圧縮及び書込み動作に要する総時間の両方を最適化す ることが出来るように書込み動作における装置の起動時間を制御する新しい方法 と装置を提供することである。この目的のために、装置が等式を解（ために提供 さとなる時装置起動信号が送出され、そこで、ＲＣ＝圧縮入力データレート； ＲＴ＝磁気テープデークレート； ＴＳ＝磁気テープの速度到達時間： ＩＢ＝データブロックサイズ； ＩＯ＝磁気テープ起動に先立って圧縮器により作成される入力バイト数； ＱＯ＝磁気テープ起動に先立って圧縮器により作成される出力バイト数；そして ＣＴ＝数式を使用して磁気テープ起動に続いて達成される最大全圧縮を設定する 設計パラメータ。
ＣＴより高い圧縮はＣＴ又はそれ以下に抑制される。ＩＢは圧縮動作に先立って チャネルにより提供される。圧縮回路はＩＯ及びＱＯをカウントするためのカウ ンタを含む。ＩＯはＩＢから減じられ、その差を得、その等式の右辺はＦＲＯＭ テーブルルックアップにより満たされる。振幅コンパレータは、その差がＲＯＭ の出力以下に又はそれに等しいとき検知し、起動信号が発生されるようにする。
データは圧縮され、そしてその圧縮されたデータは起動信号が発生されるまでバ ッファ内に格納される。
他の目的は、データが記録されたものと逆の方向に読取られるとしても、記録圧 縮データを伸張することが出来るデータ圧縮／伸張システムを提供することにあ る。
他の目的は、システムがデータのアンダーランが発生する状態に近づくとスロッ トル又はフィラーの文字を出力することによってアンダーランを避けるスロット ルコシトロール付きのデータ圧縮／伸張システムを提供することである。
他の目的は、データ圧縮／伸張装置を提供することであり、そこでは共通の回路 構成が圧縮及び伸張を行なう。
他の目的は、列テーブルを有する圧縮装置を提供することであり、そこで格納ロ ケーションは各ロケ７シヨンをアドレス指定すること無しに“消去された”状態 となる。サブブロックカウンタが提供され、そして列コードが列テーブル内のロ ケーション内に書き込まれる度に、カウンタの内容も又そのロケーション内に書 き込まれる。そのカウンタは、設定された列コード数が列テーブル内に書き込ま れた後にインクリメントされる。ロケーションがアクセスされる度に、その中に 格納されたサブブロックカウントはカウンタ内の内容と比較されろ。もしその２ つが等しくない時には、そのロケーションは“空”とみなされ、書き込まれる。
他の目的及び動作のそのモードは次の説明や添付の図面により明かとなろう。
置皿の固単皇説朋 第１Ａ図は、逆方向の読取り制御を備えた圧縮／伸長システムのブロック図、 第１Ｂ図は、チャネルチョッパ、Ｃ／Ｄ制御、ストリングテーブル、バッファチ ョッパ、バッファコントローラ及びテープバッファを示す圧縮／伸長回路のブロ ック図３第２図はチャネルチョッパを通過するデータ経路を示すブロック図、 第３図乃至第６図はチャネルチョッパを制御するための論理回路を示す図、 第７図は、ストリングテーブルを示す図、第８図及び第９図はＣ／Ｄ制御におけ るデータ経路を示すブロック図、 第１０図及び第１１図はＣ／Ｄ制御においてレジスタを制御するために論理回路 を示す図、 第１２図はストリングテーブルを制御する論理回路を示す図、 第１３図は、バッファチョッパを通るデータ経路を示すブロック図、 第１４図及び第１５図はバッファチョッパを制御する論理回路を示す図、 第１６図はテープバッファと、その読取りおよび書込み制御を示す図、 第１７図乃至第２０図はバッファ制御論理回路を示す図、第２１図は逆方向の読 取りＬＩＦＯメモリを示す図、そして第２２図及び第２３図は逆方向の読取りＬ ＩＦＯを制御する論理回路を示す図である。
及肌ｑ祥履皇説朋 概要 第１Ａ図に示されるように、本発明の原理に従って構成されるデータ圧縮／伸張 システムは、チャネルデータチョッパ１００、圧縮／伸張（Ｃ／Ｄ）コントロー ル１０２、磁気テープデータチョッパ１０４、磁気テープバッファコントロール １０６、そして磁気テープバッファ１０８から構成される。圧縮／伸張システム は、Ｕｎｉｓｙｓ　５Ｕ−３９，５Ｕ−２１２又はＦＩＰＳ６０などのチャネル に順に接続されるチャネルバッファ１１０に一端で接続され、第１Ａ図に示され ている。他端において、圧縮／伸張システムは、従来型のインテリジェント周辺 インタフェース（ＩＰＩ）１１２を通じて磁気テープユニット１１４に接続され て、示されている。しかしながら、磁気テープユニットは単に、磁気フロッピー あるいはハード、光学式コンパクトディスク、通信チャンネル等、など種々の形 態を取る出力装置を代表するものであることが理解されよう。
もし出力装置が、一方向で記録され、そして逆方向に読み取られる磁気テープユ ニット、あるいは他のタイプのユニットである場合には、逆方向読み取りコント ロール回路１１６が必要となる。
コントローラー１１８は、第１Ａ図に示されるようにシステムの種々のユニット に接続されている双方向データバス（ＰＢＤＢＵＳ）とアドレスバス（ＰＲＯＣ ＡＤＢＵＳ）を有するマイクロプロセッサを含む。マイクロプロセッサは、磁気 テープユニットの起動時間を計算し、状況をモニタし、そして後述するように圧 縮伸張システムへの命令を提供する。コントローラは６８０００型のマイクロプ ロセッサと記憶装置など従来型のマイクロプロセッサを含む。
第１ｐ図に示されるように、チャネルデータチョッパ１００はマスタチャネルデ ータチョッパ１００ａとスレーブチャネルデータチョッパ１００ｂから構成され る。同様に、その磁気テープデータチョッパ１０４はマスクデータチョッパ１０ ４ａとスレーブデータチョッパ１０４ｂから構成される。またマスタＣ／Ｄコン トロール１０２ａはそれに関連付けられたマスクストリング（列）テーブル１０ ３ａを有し、そして関連付けられたスレーブストリング（列）テーブル１０３ｂ を有するスレーブＣ／Ｄコントロール１０２ｂがある。マスクユニットとスレー ブユニットは同一で、並列に接続されている。種々のコンパレータ（不図示）が マスクとスレーブユニットの状態又はその中で処理されたデータを比較するため に使用され、誤動作を検出し、コントローラに状態信号を提供する。そのような 状態をコントローラに報告するための回路は本発明の範囲ではないので図示しな い。
チャネルデータチョッパ１００ａ、１ｏｏｂ　（チャネルチョッパ）は９ビツト データバスＦＩＦＢＰＤによりチャネルバッファ１１０及び逆方向読取回路１１ ６内のＬＩＦＯメモリに接続される。圧縮動作中に、データバイトがチャネルバ ッファから受け取られると、そのパリティがチェックされ、そのバイトから捨て られる。マスク及びスレーブチャネルチョッパはそのデータを９ビツトバイト（ パリティ無し）に再構成され、マスク及びスレーブＣ／Ｄコントロール１０２ａ 、１０２ｂへ夫々バスＤ９ＩＮと５Ｄ９ＩＮを介して提供される。そのデータは 後述の如くマスク及びスレーブストリングテーブル１０３ａ、１０３ｂと関連し て働＜Ｃ／Ｄコントロールにより圧縮される。Ｃ／Ｄコントロールは、バスＤＩ ２ＯＵＴ及び５ＤＩ２ＯＵＴを介してテープデータチョッパ１０４ａ、１０４ｂ に送られる１２ビツトワードの圧縮データを作成する。テープデータチョッパ、 以下バッファチョッパと言う、は圧縮データを８ビツトバイトに切断し、各バイ トに対してパリティを発生し、そのバイトとパリティをバスＢＰＢＵＦＭＥＭを 介してバッファ１０８とバッファコントロール１０６に伝送する。バッファコン トロール１０６はバッファ１０８を制御し、バスＣＤＢＰＢｕｓを介して圧縮デ ータをＩＰ１１１２（第１Ａ図）に送る。このＩＰ１１１２はテープユニット１ １４による圧縮データの記録を制御する。
通常の伸張動における回路の動作は必然的に圧縮動作の逆になる。圧縮データは ＩＰ１１１２によりテープから読取られ、バスＣＤＢＰＢＵＳを介してテープバ ッファコントロール１０６に送られる。バッファコントロール１０６は、圧縮デ ータバイト（８ビット士パリティ）がバッファチョッパ１０４ａ、１０４ｂに送 られるように、テープバッファ１０８及びバッファチョッパ１０４を制御する。
バツファチョシパはパリティを取り去り、１２ビツトワードに再構成し、該デー タはバスＤ１２ＩＮ及びＳＢＧＭＤ１２　ＩＮを介してＣ／Ｄコントロール１０ ２ａ、１０２ｂに送られる。Ｃ／Ｄコントロールはデータを伸張し、９ビツトバ イトに再構成し、該データはバスＤ９０ＵＴと５Ｄ９０ＵＴを介してチャネルチ ョッパ１００ａ、１００ｂへ転送される。チャネルチョッパはデータを８ビツト バイトに再構成し、各バイトのパリティを演算し、各バイトとパリティをバスＦ ＩＦＢＰＤＢＵＳを介してチャネルバッファ１１０に伝送する。
逆方向読取り伸張動作中は、圧縮データの全ブロックはＩＰ１１１２を介してテ ープユニット１１４からテープバッファ１０８へ読取られる。圧縮データはその とき、バッファ内に入力されたものと逆の順にテープバッファから読取られ、テ ープバッファコントロール１０６に送られる。通常の伸張動作においてはデータ はその時伸張される。しかし、チャネルチョッパ１００の出力に表われる伸張デ ータのブロックは逆方向読取回路１１６内のＬＩＦＯメモリ内に入力される。そ れからデータはチャネル１２２に読出される。逆方向読取回路１１６はオプショ ンであり、データが、それが書き込まれたものと逆の方向でチャネル１２２に提 示されるところの逆方向読取りが必要となるときのみ要求される。
チャネルチョッパ 第３−６図はチャネルチョッパレジスタ、そしてチャネルチョッパとバッファレ ジスタ１１０及びＣ／Ｄコントロール１０２間で必要とされるハンドシェーク方 式を制御する回路を示す。図示しないが、チャネルチョッパは各１００ナノ秒サ イクル中にＣＬＫｌからＣＬＫ４で示される４相りロック信号を発生するクロッ ク発生回路を含む。これらのクロック信号は圧縮／伸張システム内の全論理回路 に供給される。
第３図において、チャネルチョッパはバスＢＰＤＢＵＳを介してコントローラ１ １８に接続するコントロールレジスタ３００を有する。バス上のコントロールワ ードは信号ＨＯＣ３ＥＬＷＲＯによりレジスタ３００内にゲートされる。この信 号は後述されるようにマイクロプロセッサの命令に応じてテープバッファコント ロール回路内で発生される。レジスタ３００により作成された信号は圧縮／伸張 システム全体に送られ種々の機能を制御する。
ＢＰＤＢＵＳからのビット０−５だけがコントロールレジスタ３００で利用され る。ビットＯはリセットビットである。
それが１である時、レジスタ３００のビットＯはセットされ、そしてそれは０Ｒ ３１２を通過してＦＦ３１４に至る出力信号を生成する。次のＣＬＫ３でフリッ プフロップはリセットされ、システム内の種々の回路をリセットする信号ＨＣＬ Ｒを発生する。
ビット１はストリングテーブルアクセスビットであり、それが１である時は、レ ジスタ３００をして信号ＬＳＴＥＮをリード３０５上に生成せしめ、Ｃ／Ｄコン トロールがストリングテーブルをアクセスできるようにする。
ビット２は逆方向読取りビットである。それがゼロである時は、レジスタ３００ はリード３０７上に信号ＨＢＫＷＤを生成し、逆方向読取りを制御する。
ビット３は圧縮モード信号である。それが１である時は圧縮モードを示し、ゼロ である時は伸張モードを示す。
ビット４が１である時は、圧縮／伸張システムをディセーブルし、チャネルバッ ファ１１０とＩＰ１１１２間のデータ通路ある時は、圧縮／伸張回路はバッファ １１０とＩＰＩ１１２間で動作可能に接続される。
ビット５はスタートテープビットである。これがＯである時は、レジスタ３００ は圧縮動作中にテープバッファコントロール１０６がＩＰ１１１２にデータを送 ることを可能にする信号ＨｓＴＡＲＴＡＰＥを生成する。該ビットが１である時 は、回路は圧縮動作中にバッファコントロールからＩＰＩにデータがセットされ ることを防ぐべくディスエーブルされる。好ましくは、データ圧縮動作の起動時 にビット５はｌにセットされ、圧縮と能力とのバランスが最適となるように圧縮 が十分に行なわれた後はＯにセットされる。
コントロールレジスタ３００のリセットビットＯは圧縮又は伸張動作の前にトグ ルされる。即ち、全圧縮／伸張システムを通して種々のレジスタやフリップフロ ップをタリアするためにセットされ、それからリセットされる。ビットがセット されるとレジスタ３００の出力はＯＲ３１２を通過し、そしてＣＬＫ３でＦＦ３ １４がリセットされ、圧縮／伸張システムを消去して初期段階にするＨＣＬＲを 生成する。
レジスタ３００のステージ３と４の出力はＮＤ３０２及びＮＡＮＤ３０４に加え られる。ＡＮＤ３０２はＦＦ３１０をセットして信号ＨＣＯＭＰ２を生成するた めの信号を生成し、ＮＡＮＤ３０４はシステムが伸張モードで動作し始める時に 信号ＬＣＯＭＰ２Ａを生成する。ステージ３の出力は３０６で反転され、ＡＮＤ ３０８に送られる。ステージ４の出力はＡＮＤ３０８の第２の入力に送られるの で、システムが圧縮モードで動作する時に信号ＨＣＯＭＰを生成する。
第２図は１つのチャネルチョッパ１００のレジスタレベルのブロック図である。
チャネルチョッパは７つのレジスタ２００〜２０６．２グループのプログラム可 能論理アレイ（ＰＬＡ）２０８．２１０を有する。各グループは２つのＰＬＡを 含む。
圧縮中は、バスＦＩＦＢＰＤＢＵＳを介してチャ、ネルバッファ１１０から受取 ったデータバイトはレジスタ２００にクロック入力される。レジスタの出力にお いて、そのパリティビットは回路（不図示）によりチェックされ、パリティビッ トは捨てられる。残りの８ビツトはレジスタ２０１に転送される。レジスタ２０ １の出力はＰＬＡ２０８及びレジスタ２０２に接続され、その出力は又ＰＬＡに 接続される。ＰＬＡは８ビツトバイトを９ビツトバイトに再構成し、レジスタラ ０３に入力される。レジスタ２０からのデータはＤ９ＩＮバスを介してＣ／Ｄコ ントロール１０２に転送される。
データ伸張中にいおいて、Ｄ９ＯＵＴバスを介してＣ／Ｄコ’、ｔトｏ−ル１０ ２から受取った９ビツトバイト（ワード）はレジスタ２０４，２０５に入力され る。これ−らのレジスタの出力は８ビツトバイトとしてデータを再構成するＰＬ Ａ２１０に接続される。
ＰＬＡ２１０により生成された各バイトのパリティはパリティジェネレーター（ 不図示）により生成され、そして各バイト及びそのパリティはレジスタ２０６に 入力され、そこからバスＦＩＦＢＰＤＢＵＳ上を通過しチャネルバッファ１１０ に至る。
チャネルチョッパのシーケンスは、圧縮動作中は２つのＰＬＡ４００と４０２に より、そして伸張動作中は２つのＰＬＡ５００と５０２により制御される。
チャネルチョッパ圧縮論理回路 第４図において、ＰＬＡ４００及び４０２は複数の入力信号を受取り、何れの信 号がアクティブかにより、出力信号の組み合わせを生成し、これらは論理回路を 駆動するために次のＣＬＫｌでサンプルされ、ＰＬＡへの次の入力信号を生成す る。
ＰＬＡ４００は論理回路の次の状態を定義する信号Ｎ５（０７−００）を生成す る。これらの信号はレジスタ４０４及びカウンタ４０６の入力に送られる。カウ ンタ４０６からの出力信号Ｃ３（０３−００）はＰＬＡ４００，４０２の入力に 送られ、現在の状態を定義する。ＰＬＡ４００からの出力Ｎ５（０７−０４）は 各ＣＬＫ１においてレジスタ４０４にクロックされ、該レジスタからの出力は次 のＣＬＫｌまで論理状態を決定（カウンタ４０６からの出力で）する。
信号ＬＤがアクティブ（ＬＯＷ）である場合は、カウンタ４０６はＰＬＡ４００ からの出力ＮＳ　（０３−００）でもってＣＬＫＩによりロードされる。これは ＰＬＡ４０２の唯一のＬＯＷアクティブ出力であり、他の出力はすべてハイアク ティブである。また、カウンタ４０６のカウントはＰＬＡ４０２からの信号ＵＰ がアクティブである場合にはＣＬＫｌでインクリメントされる。
ＰＬＡ４０２は、チャネルチョッパがチャネルバッファ１１０から他の８ビツト データバイトを受け入れる用意がある時にはいつでもリード４２１に信号Ｈ９Ｒ ＤＹＡＯ２を出力する。
第６図において、Ｈ９ＲＤＹＡＯ２はＡＮＤ６０４に加えられる。もしチャネル バッファ１１０（第２図）がＦＩＦＢＰＤＢＵＳに１バイトデータを置（と、Ｆ Ｆ６１２はリセット状態となり、ＡＮＤ６０４をイネーブルする。ＡＮＤ６０４ の出力はＦＦ６０６をセットし、信号Ｈ３ＯＵＲＣＥＲＹＡを発生する。この信 号はＮＡＮＤ６０８及びＰＬＡ４００，４０２に送られる。またＦＦ６０６はＮ ０Ｒ６１０に送られる信号を生成し、該信号はＦＦ６１２の消去を禁止する。〜 ＦＦ６０６がリセットされると、ＮＡＮＤ６０８をイネーブルし、かつ該ＮＡＮ ＤＯ６０８は、もしチャネルバッファがＦＩＦＢＰＤＢＵＳに１バイトデータを 置くと、チャネルバッファ１１０からの信号ＨＤＩＦＩＦＴＯＢＵＳＲＤＹを受 け取る。ＮＡＮＤ６０８の出力はＦＦ６１２をセットし、ＡＮＤ６０４をブロッ キングする。
ＮＡＮＤ６０８の出力は信号ＬＲＤＹＥＮＡであり、リード６１９を介してバッ ファコントロール回路に送られ、カウンタ１６３０をインクリメントする。該カ ウンタは圧縮器が受取ったデータのバイト数をカウントする。ＬＲＤＹＥＮＡは ６１４で反転され、リード６２１にＨＲＤＹＥＮを発生する。この信号はレジス タ２００に送られ、ＦＩＦＢＰＤＢＵＳのバイトデータをレジスタにゲートする 。同時に、ＮＡＮＤ６０８の出力はＦＦ６１６をセツトシ、該ＦＦはドライバ６ ０２を介して働＜ＨＢＵＳＷＴＡＣＫを発生する。この信号はチャネルバッファ １１０に戻され、バッファをしてＨＤＩＦＩＦＴＯＢＵＳＲＤＹを偽にさせ、Ｆ ＩＦＢＰＤＢＵＳに新たなデータバイトをロードし、再びＨＤＩＦＩＦＴＯＢＵ ＳＲＤＹを真にさせる。ＨＤＩＦＩＦＴＯＢＵＳＲＤＹが偽になると、ＦＦ６１ ６をクリアしてリード６１３のＨＢＵＳＷＴＡＣＫをターミネートし、ＮＡＮＤ ６０８をブロックしてＬＲＤＹＥＮＡ及びＨＲＤＹＥＮを偽にする。
もしＦＦ６１２がセットされている間にＰＬＡ４０２がＨ９ＲＤＹＡＯ２を発生 すると、Ｈ９ＲＤＹＡＯりはＦＦ６１２からのＬＯＷ出力によりＡＮＤ６０４で ブロックされる。ＣＬＫｌでＦＦ６０６はリセットされ、Ｈ３ＯＵＲＣＥＲＹＡ を偽にし、ＣＬＫ２でＦＦ６１２をクリアする。
ＰＬＡ４０２はレジスタ２００，２０１のデータがレジスタ２０１．２０２へ転 送される時はリード４２５の信号Ｈ９ＲＥＧＡを生成する。Ｈ９ＲＥＧＡはＣＬ ＫＩでレジスタ６１８にラッチされ、該レジスタの出力は６２２でＣＬＫＩとＡ ＮＤされ、ＨＡＭＲＥＧを生成する。第２図において、この信号レジスタ２００ からのデータをレジスタ２０１にクロックし、レジスタ２０１のデータをレジス タ２０２にクロックする。
ＰＬＡ４０２は、ＰＬＡ２０８の９ビツト出力がレジスタ２０３にロードされる 時は、リード４２７に信号Ｈ９ＲＥＧＢを生成する。Ｈ９ＲＥＧＢはＣＬＫｌで レジスタ６１８にラッチされ、該レジスタの出力は６２２でＣＬＫＩとＡＮＤさ れて、ＨＢＭＲＥＧを生成する。第２図において、この信号はＰＬＡ２０８から のデータをレジスタ２０３にクロックする。
ＰＬＡ４０２は、チャネルチョッパがレジスタ２０３をロードしており、データ バイトがＤ９ＩＮバス２１１で利用できることをＣ／Ｄコントロール１０２に知 らせる用意があるときは、信号Ｈ９ＲＤＹＡＯ１を生成する。Ｈ９ＲＤＹＡＯ１ はＣＬＫｌでレジスタ４０８のステージ３にゲートされる。ステージ３の出力は セレクタ４１０に送られる。圧縮モード中はリード３１５のＨＣＯＭＰ２は偽で あるから、Ｈ９ＲＤＹＡＯ１はセレクタを通過し、ＡＮＤ４１２に加えられる。
リード１００７の信号Ｄ９ＡＣＫｌはＣ／Ｄコントロール１０２により生成され る応答信号である。それが偽である時は・４１４で反転され、ＡＮＤ４１２をイ ネーブルして、リード４１３に信号ＨＤ９ＲＤＹを生成する。この信号はＣ／Ｄ コントロール１０２に伝送され、データバイトが０９ＩＮバス２１１に在ること を知らせる。Ｃ／Ｄコントロール１０２がデータバイトを受け入れると、ＨＤ９ ＡＣＫ１を発生する。第４図において、この信号はＨＤ９ＲＤＹを偽にする。Ｈ Ｄ９ＡＣＫ１はＰＬＡ４００及び４０２に送られる。
信号Ｈ９ＡＥＮＤは圧縮動作の終わりに生成され、チャネルチョッパ１００がデ ータの最終バイトを伝送してたことをＣ／Ｄコントロール１０２に報告する。Ｈ ９ＡＥＮＤはレジスタ４０８にクロックされ、該レジスタの出力はセレクタ４１ ０を通り、リード４１５にＨＤ９ＥＮＤを発生する。そしてＨＤ９ＥＮＤはＣ／ Ｄコントロール１０２に伝送される。
チャネルバッファ１１０がデータの最終バイトをチャネルチョッパに伝送し、か つＨＤＩＦＩＦＴＯＢＵＳＲＤＹが偽となった後は、チャネルバッファ１１０か ら信号ＨＬＡＳＴＢＹＴがレジスタ４０８のステージ２へ加えられる。ＣＬＫＩ で信号はレジスタにクロックされ、該レジスタは信号を生成してＡＮＤ４１６を イネーブルする。もしリード６０７の信号Ｈ３ＯＵＲＣＥＲＹＡが真であるなら ば、ＡＮＤ４１６はＰＬＡ４００と４０２に送られる信号ＨＬＡＳＴＲＥＶを生 成する。
圧縮動作は、コントローラ１１８がコントウールレジスタ３００をアドレスし、 これに信号ＨＣＯＭＰＲＥＳＳＥＮ、ＨＣＯＭＰ、及びＬＳＴＥＮがすべて真に なるような値をロードする時に初期化される。第１２図において、ＬＳＴＥＮは ストリングテーブル付勢回路を制御し、これにより該回路はＣ／Ｄコントロール １０２からの信号に応答できる。信号ＨＣＯＭＰＲＥＳＳＥＮは第６図にも供給 され、６００で反転され、−組のドライバ６０２にイネーブル信号として供給さ れる。信号ＨＣＯＭＰはレジスタ４０°８に供給され、各ＣＬＫ１でレジスタに クロックされる。レジスタ４０８は信号ＨｄＯＭＰ１を生成し、該信号はＰＬＡ ４００と４０２に供給される。ＨＣＯＭＰｌ信号はＰＬＡの付勢信号であり、圧 縮動作全体を通じて真でなければならない。
チャネルチョッパ圧縮論理ステート ステー１・００　：　ＨＣＯＭＰｌが真となる前はチャネルチョッパ圧縮論理は ステートＯＯである。このステートにおいて、ＰＬＡ４００及び４０２からの唯 一のアクティブ出力は信号ＬＤである。Ｐ　Ｌ　Ａ、　４００の全出力はアクテ ィブで無いので、レジスタ４０４とカウンタ４０６は各ＣＬＫＩで値ＯＯをロー ドされる。
ＨＣＯＭＰｌが真になると、ＰＬＡ４０２が信号Ｈ９ＲＤＹＡＯ２とＬＬＤを出 力する間にＰＬＡ４０はレジスタ４０４に値３を出力する。ＣＬＫＩで値３０は レジスタ４０４とカウンタ４０６にクロックされ、ステート３０を知らせる。同 時に、Ｈ９ＲＤＹＡＯ２は第６図の回路に前述のＨＳＯＵＲＣＥＲＹＡとＨＲＤ ＹＥＮを生成させる。ＨＲＤ　Ｙ　Ｅ　Ｎはチャネルバッファ１１０からの最初 の９ビツトバイトデータをレジスタ２で、ＨＬＡＳＴＲＥＶが偽である間は、論 理ステート３０に留まる。ＰＬＡ４００は値３をレジスタ４０４に出力し、ＰＬ Ａ４０２はＡＮＤ６０４でブロックされる信号Ｈ９ＲＤＹＡＯ２を発生する。
もり、ＨＬＡＳＴＲＥＶがＨＳＯＵＲＣＥＲＹＡが偽となる前に真となるならば 、これはチャネルバッファが送るべきデータを持たないことを意味し、論理は終 了シーケンスに進む。ＰＬＡ４００は値６２をレジスタ４０２とカウンタ４０６ に出力し、Ｐ　ＬＡ４０２は信号Ｈ９ＡＥＮＤとＬＬＤを生成する。
Ｈ９ＡＥＮＤはリード４１５のＨＤ９ＥＮＤになり、終了シーケンスを開始すべ く圧縮／伸張コントロールに供給される。
ＣＬＫｌはレジスタ４０４とカウンタ４０６に値６２をクロックし、次の論理ス テートは終了ステート６２である。
もしＨＳＯＵＲＣＥＲＹＡが偽となると、ＰＬＡ４００はレジスタ４０４に値３ を出力し、ＰＬＡ４０２は信号Ｈ９ＲＤＹＡＯ２、Ｈ９ＲＥＧＡ及びＵＰを出力 する。Ｈ９ＲＥＧＡはリード６０３に信号ＨＡＭＲＥＧを生成し、該信号はレジ スタ２００からの最初のデータバイトをレジスタ２０１にクロックする。同時に 、Ｈ９ＲＤＹＡＯ２は第６図の回路をしてＨＳＯＵＲＣＥＲＹＡ、ＨＢＵＳＷＴ ＡＣＫ及びＨＲＤＹＥＮを発生させる。信号ＨＲＹＤＥＮはチャネルバッファ１ １０からの第２のデータバイトがレジスタ２００にゲートインされるようにし、 ＨＢＵＳＷＴＡＣＫはそのデータが受け入れられたことをチャネルバッファに報 告する。値３はレジスタ４０４に入力され、信号ＵＰはカウンタ４０６をインク リメントし、次のステートは３１である。
ステート３１　：　ＨＣＯＭＰｌとＨＳＯＵＲＣＥＲＹＡが真であり、ＨＬＡＳ ＴＲＥＶが偽である間はステート３１に留まる。Ｐ　ＬＡ４００は値３を出力し 、ＰＬＡ４０２はＡＮＤ６０４でブロックされる信号Ｈ９ＲＤＹＡＯ２を生成す る。
もしＨＬＡＳＴＲＥＶがＨＳＯＵＲＣＥＲＹＡが偽となる前に真となるならば、 ＰＬＡ４００はレジスタ４０４に値５を出力し、ＰＬＡ４０２はＨＣＬＲＲＥＧ Ｉを出力してレジスタ２００をクリアする。ＣＬＫＩで論理はステート５Ｘに進 み、ここでＸはカウンタ４０６のカウント（１）である。ステート５Ｘからは後 述のような終了シーケンスが行なわれる。
もしＨＳＯＵＲＣＥＲＹＡが偽となり、ＨＬＡＳＴＲＥＶが偽である場合は、Ｐ ＬＡ４００はレジスタ４０４とカウンタ４０６に値３２を出力し、ＰＬＡ４０２ は信号Ｈ９ＲＥＧＡとＬＤを出力する。ＬＤはＣＬＫＩでＰＬＡ４００からの値 ２をカウンタ４０６にロードし、そして同時にＰＬＡ４００からの値３をレジス タ４０４に入力する。カウンタ４０６のカウントはＰＬＡ２０８に供給され、レ ジスタ２０２及び２０１のバイトからの最初の９ビツトデータバイトを形成する 。Ｈ９ＲＥＧＡはＨＡＭＲＥＧがリード６０３に出力されるようにし、該信号は レジスタ２０１からの第１のデータバイトをレジスタ２０２にゲートし、レジス タ２００からの第２のデータバイトをレジスタ２０１にゲートする。
ステート３２ニステート３２において、ＰＬＡ４００はレジスタ４０４に値７を 出力し、ＰＬＡ４０４は信号Ｈ９ＲＤＹＡ０２、Ｈ９ＲＤＹＡＯ１、Ｈ９ＲＥＧ Ｂ及びＵＰを生成する。
ＵＰ信号はカウンタ４０６を３にインクリメントし、次のステートは７３である 。Ｈ９ＲＥＧＢは信号ＨＢＭＲＥＧを発生させ、該信号はＰＬＡ２０８からの第 １の９ビツトワードなレジスタ２０３にゲートする。Ｈ９ＲＤＹＡＯ１は信号Ｈ Ｄ９ＲＤＹをしてリード４０３を介してＣ／Ｄコントロール１０２に供給せしめ 、データワードがバス２１１にあることを知らせる。
Ｈ９ＲＤＹＡＯ２はＨＲＹＤＥＮ及びＨＢＵＳＷＴＡＣＫが前述の如（して真に せしめ、ＦＩＦＢＰＤＢＵＳからレジスタ２００に次のデータバイトをゲートし 、チャネルバッファ１１Ｏへ応答信号を送る。
ステート７Ｘ　：　Ｃ／Ｄコントロール１０２がバス２１１のデータバイトを受 け入わ、応答信号ＨＤ９ＡＣＫ１を発生するまではステート７Ｘに留まる。この 間に発生される特別な出力信号はＰＬＡ４００と４０２に送られるコントロール 信号の状態に依存する。
もしＨＳＯＵＲＣＥＲＹＡが真で、ＨＬＡＳＴＲＥＶが偽であるならば、ＰＬＡ ４００はレジスタ４０４に値７を出力し１、ＰＬＡ４０２はＨ９ＲＤＹＡＯ２と Ｈ９ＲＤＹＡＯ１を生成する。ＡＮＤ６０４はＨ９ＲＤＹＡＯ２をブロックする が、Ｈ９ＲＤＹＡＯ１はリード４１３にＨＤ９ＲＤＹを発生させ、Ｃ／Ｄコント ロール１０２に再び、バス２１１を介して転送できるデータがレディであること を知らせる。カウンタ４０６のカウントは変化しない。
もしＨＳＯＵＲＣＥＲＹＡが偽であると、ＰＬＡ４００はレジスタ４０４に値７ を出力し、ＰＬＡ４０２は信号Ｈ９ＲＤＹＡＯＩを生成し、それによりリード４ １３の信号ＨＤ９ＲＤＹを発生する。カウンタ４０６のカウントは変化しない。
もしＨＳＯＵＲＣＥＲＹＡとＨＬＡＳＴＲＥＶが真であると、ＰＬＡ４００はレ ジスタ４０４に値７を出力し、ＰＬＡ４０２は信号Ｈ９ＲＤＹＡＯ２とＨ９ＲＤ ＹＡＯ１を生成する。
Ｈ９ＲＤＹＡＯ２はＡＮＤ６０４によりブロックされるが、Ｈ９ＲＤＹＡＯ１は 再びＨＤ９ＲＤＹがリード４１３を介してＣ／Ｄコントロール１０２へ送られる ようにする。カウンタ４０６のカウントは変化しない。
Ｃ／Ｄコントロール１０２がバス２１１の第１のデータワードを受け入れ、リー ド１００７にＨＤ９ＡＣＫ１を戻す時は、ＰＬＡ４００と４０２からの特別の出 力信号はＰＬＡに供給された他のコントロール信号の状態により決定される。
もしＨＬＡＳＴＲＥＶが真で、ステート７Ｘ　（Ｘは９より小）がレジスタ４０ ４及びカウンタ４０６にあると、ＰＬＡ４００はレジスタ４０４に値５を出力し 、ＰＬＡ４０２はＨＣＬＲＲＥＧＩを生成してレジスタ２００をクリアする。Ｃ ＬＫＩで論理はステート５Ｘに進み、ここでＸはカウンタ４０６のカウント（３ 〜８）である。ステート５ｘは後述の終了シーケンスの開始である。もしステー ト７９でＨＳＯＵＲＣＥＲＹＡとＨＬＡＳＴＲＥＶが真であるならば、正確に同 じ信号が生成される。
もしＨ５ＯＬＩＲＣＥＲＹＡが真でＨＬＡＳＴＲＥＶが偽であるならば、ＰＬＡ ４００はレジスタ４０４に値１を出力し、ＰＬＡ４０２はＡＮＤ６０４でブロッ クされる信号Ｈ９ＲＤＹＡＯ２を生成する。ＣＬＫｌで値１はレジスタ４０４に ゲートされるが、カウンタ４０６のカウントは変化せずに留まるので、次のステ ートはＩＸである。
もしＨＳＯＵＲＣＥＲＹＡとＨＬＡＳＴＲＥＶが偽であるならば、ＰＬＡ４００ はレジスタ４０４に値２を出力し、ＰＬＡ４０２は信号Ｈ９ＲＤＹＡＯ２とＨ９ ＲＥＧＡを生成する。
ＣＬＫｌでＨ９ＲＥＧＡとＨ９’ＲＤＹＡＯ２はり−ド６０３と６２１にＨＡＭ ＲＥＧとＨＲＤＹＥＮを生成せしめ、レジスタ２００と２０１のデータをレジス タ２０１と２０２に写し、他のデータバイトをレジスタ２００にクロックする。
ＣＬＫ　１はＰＬＡ４００の出力をレジスタ４０４にゲートするが、カウンタ４ ０６内のカウントは変化せずに留まるので、次のステートは２Ｘとなる。
ステートＩＸ：論理がステートＩＸに入ると、ＨＳＯＵＲＣＥＲＹＡが真で、） （Ｌ、ＡＳＴＲＥＶが偽である間はそのステートに留まる。ＰＬＡ４００はレジ スタ４０４に値１を出力し、ＰＬＡ４０２はＡＮＤ６０４でブロックされるＨ９ ＲＤＹＡＯ２を発生する。
もしＨＬＡＳＴＲＥＶが真になると、ＰＬＡ４００はレジスタ４０４に値５を出 力し、ＰＬＡ４０２はＨＣＬＲＲＥＧＩを生成してレジスタ２００をクリアする 。ＣＬＫｌで論理は終了シーケンスステート５Ｘに進み、ここでＸはカウンタ４ ０６のカウントである。
ＨＳＯＵＲＣＥＲＹＡが偽になると、ＰＬＡ４００は値２を出力し、ＰＬＡ４０ ２は信号Ｈ９ＲＤＹＡＯ２とＨ９ＲＥＧＡを生成する。ＣＬＫｌでＨ９ＲＥＧＡ とＨ９ＲＤＹＡはＨＡＭＲＥＧとＨＲＤＹＥＮを生成し、レジスタ２００と２０ １のデータをレジスタ２０１と２０２へ移し、他のバイトデータをレジスタ２０ ０にクロックする。ＣＬＫｌはＰ　ＬＡ４００のントは変化しないので、次のス テートは２Ｘとなる。
もしカウンタ４０６のカウントが８であるとステートＩＸがらステート２９に移 る。この理由は９つの８ビツトバイトから８つの９ビツトワードが形成されるの で、８回の９ビツトワード毎にレジスタ２０１と２０２への余分のシフトがある に違いないからである。もしカウンタ４０６が８のカウントを保有していないな らば、上記のようにステート２Ｘに移る。
ステート２Ｘニステート２Ｘ（Ｘは９ではない）において、ＰＬＡ４００は値７ を出力し、ＰＬＡ４０２は信号Ｈ９ＲＤＹＡＯ２、Ｈ９ＲＤＹＡＯ１、Ｈ９ＲＥ ＧＢ及びＵＰを生成する。ＣＬＫＩでこれらの信号はゲート信号を生成し、該ゲ ート信号はＤ９ＩＮバス２１１の新データワードをレジスタ２００−２０４にク ロックし、ＰＩＦＢＰＤＢＵＳの新データバイトをレジスタ２００にロードする 。さらに、Ｈ９ＲＤＹＡＯ１はリード４１３にＨＤ９ＲＤＹを生成し、データバ イトがバス２１１にあることをＣ／Ｄコントロールに報告する。信号ＵＰはカウ ンタ４０６のカウントがＣＬＫｌでインクリメントされるようにし、同時に、値 ７はレジスタ４０４にクロックされる。
こうして論理はステート７Ｘに戻り、ここでＸはカウンタ４゜６での値であり、 前回のステート７Ｘが実行されたものよりも力し、ＰＬＡ４０２はステート２Ｘ におけると同一の信号を発生する。これによりデータバイトがレジスタ２０３に 入力され、レジスタ２００と２０１の内容はレジスタ２０１と２０２に入力され 、ＦＩＦＢＰＤＢＵＳからのデータワードがレジスト　タ２００にクロックイン される。ＨＤ９ＲＤＹはリード４１３に発生され、データワードがバス２１１に 在ることをＣ／Ｄコ）　ントロールに告げる。信号ＵＰは値Ｆがレジスタ４０４ にクロックされる時にカウンタ４０６がＡにインクリメントされるようにするの で、次のステートはＦＡとなる。〜ステートＦＡ　：　０７０回路がバス２１１ の新データワードを受取り、ＨＤ９ＡＣＫ１を真にして応答するまでステートＦ Ａに留まる。もしＨＳＯＵＲＣＥＲＹＡが真で、ＨＬＡＳＴＲＥＶが偽で在るな らば、ＰＬＡ４００はレジスタ４０４に値Ｆを出カシ、ＰＬＡ４０２は信号Ｈ９ ＲＤＹＡＯ２と９ＲＤＹＡＯ１を作成する。Ｈ９ＲＤＹＡＯ２はＡＮＤ６０４で ブロックさレルカ、Ｈ９ＲＤＹＡｏ１はＨＤ９ＲＤＹとなってｃ／Ｄコントロー ルに送られる。ＣＬＫＩで値Ｆはレジスタ４００に入力し、カウンタ４０６はＡ のカウントを保持する。
もし、ＨＳＯＵＲＣＥＲＹＡが偽であるならば、ＰＬＡ４００はレジスタ４０４ に値Ｆを出力し、ＰＬＡ’４０２は信号Ｈ９ＲＤＹＡＯ１とＨ９ＲＥＧＡを生成 スル。ＣＬＫｌでＨＲＤＹＥＮがリード４１３で真となり、ＦＩ　ＦＢＰＤＢＵ ｓから（７）データバイトをレジスタ２００にクロックし、ＨＡＭＲＥＧが真と なってレジスタ２００と２０１の内容をレジスタ２０２と２０３にクロックする 。さらに、ＨＤ９ＲＤＹが発生されて０７０回路に送られる。値Ｆはレジスタ４ ０４に入力され、カウンタ４０６はカウントＡを保持する。
もしＨＳＯＵＲＣＥＲＹＡとＨＬＡＳＴＲＥＶが共に真であるらなば、Ｐ　ＬＡ ４００はレジスタ４０４に値Ｆを出力し、Ｐ　ＬＡ４０２は信号Ｈ９ＲＤＹＡＯ ２とＨ９ＲＤＹＡＯ１を発生する。Ｈ９ＲＤＹＡＯ２はＡＮＤ６０４でブロック されるが、Ｈ９ＲＤＹＡＯ１はＨＤ９ＲＤＹとなり、リード４１３を介してＣ／ Ｄコントロールに送られる。カウンタ４０６はカウントＡを保持する。
Ｃ／Ｄコントロールがバス２１１のデータワードを受け入れ、かつ応答ＨＤ９Ａ ＣＫ１を発生する時は、論理はステート３０．３１または６２へ進む。
もり、ＨＳＯＵＲＣＥＲＹＡが真でＨＬＡＳＴＲＥＶが偽であるならば、ＰＬＡ ４００はレジスタ４０４とカウンタ４０６に値３０を出力する。ＰＬＡ４０２は ＡＮＤ６０４でブロックされる信号Ｈ９ＲＤＹＡＯ２とカウンタ４０６をイネー ブルする信号ＬＤを発生する。ＣＬＫｌで値３ｏはレジスタ４０４とカウンタ４ ０６に入力される。
もしＨＳＯＵＲＣＥＲＹＡとＨＬＡＳＴＲＥＶｆＪＳ偽テアルナらば、ＰＬＡ４ ００はレジスタ４０４とカウンタ４０６に値３１を出力す６゜ＰＬＡ４０２は信 号Ｈ９ＲＤＹＡＯ２、Ｈ９ＲＥＧＡ及びＬＤを発生する。Ｈ９ＲＥＧＡはリード ６０３（７）ＨＡＭＲＥＧを発生し、レジスタ２００と２０１の内容をレジスタ ２０１と２０２にシフトする。Ｈ９ＲＤＹＡＱ２はＨＲＤＹＥＮを発生せしめ、 ＦＩＦＢＰＤＢＵＳからのデータバイトなレジスタ２００にゲートする。ＣＬＫ ｌで値３１はレジスタ４０４とカウンタ４０６に入力される。
もしＨＬＡＳＴＲＥＶが真である時は、ＰＬＡ４０２はレジスタ４０４とカウン タ４０６に値６出力する。ＰＬＡ４０２は信号Ｈ９ＡＥＮＤとＬＤを発生する。
Ｈ９ＡＥＮＤはＣＬＫＩによってレジスタ４０８にゲートされ、レジスタの出力 はセレクタ４１０を通過してリード４１５の信号ＨＤ９ＥＮＤとなる。この信号 はＣ／Ｄコントロールに供給されて、後述のように圧縮終了サイクルを強制する 。ＣＬＫＩは値６２をレジスタ４０４とカウンタ４０６にクロックする。
ステート６２ニステート６２は圧縮動作の終了ステートであり、論理がこのステ ートに入ると、ＨＣＯＭＰｌが偽となるまでそこに留まる。ＨＣＯＭＰｌが真の ステートに在るとき、ＰＬＡ４００はレジスタ４０４とカウンタ４０６に値６２ を出力し、ＰＬＡ４０２は信号Ｈ９ＡＥＮＤを発生して、リード４１５の信号Ｈ Ｄ９ＥＮＤを真に保つ。
ステート５Ｘ：論理は−サイクルだけステート５Ｘ　（Ｘは８に等しくない）に 留まり、その間にＰＬＡ４００はレジスタ４０４に値４を出力し、ＰＬＡ４０２ は信号Ｈ９ＲＥＧＡとＨＣＬＲＲＥＧＩを作成する。ＣＬＫＩでＨ９ＲＥＧＡは 信号ＨＡＭＲＥＧを生成し、該信号はレジスタ２０１と２０２に供給され、レジ スタ２００と２０１のバイトをレジスタ２０１と２０２にクロックする。ＨＣＬ ＲＲＥＧＩはレジスタ２００をクリアする。同時に、値４はレジスタ４０４にク ロックされ、次のステートは４Ｘとなる。
ステート５Ｘにおいて、Ｘが８の場合は、Ｐ　ＬＡ４００はＨＮＳＯ７とＨＮＳ Ｏ６をアクティブにし、ＰＬＡ４０２はＨ９ＲＤＹＡＯ１、Ｈ９ＲＥＧＡ及びＨ ９ＲＥＧＢをアクティブにする。該信号はレジスタ２０３をロードし、レジスタ ２００と２０１の内容をレジスタ２０１と２０２にシフトし、ＨＤ９ＲＤＹをＣ ／Ｄコントロールに送り、次のステートを０８にする。
ステート６ＥニステートＣ８において、ＨＤ９ＡＣＫ１が偽であると、ＰＬＡ４ ０２はＨ９ＲＤＹＡＯ’ｌをアクティブにしてＨＤ９ＲＤＹをＣ／Ｄコントロー ルに送り、ＰＬＡ４００はＨＤ９ＡＣＫ１が真となる時は、ＰＬＡ４０２はＨＵ Ｐをアクティブにしてカウンタ４０６をインクリメントし、ＰＬＡ４００はＨＮ ＳＯ６をアクティブにするので、その論理はステート４９へと進む。
ステート４Ｘ：論理は−サイクルだけステート４Ｘ（Ｘは９に等しくない）に留 まり、この間にＰＬＡ４００はレジスタ４０４とカウンタ４０６に値６１を出力 し、ＰＬＡ４０４は信号Ｈ９ＲＤＹＡＯ１、Ｈ９ＲＥＧＢ及びＬＬＤを発生する 。ＣＬＫｌでＨ９ＲＥＧＢはレジスタ６１８にラッチされ、ＡＮＤ６２２はＨＢ ＭＲＥＧを作成して、レジスタ２０３に最終データワードをゲートする。同時に 、Ｈ９ＲＤＹＡＯ１はレジスタ４０８に入力され、該レジスタの出力はセレクタ ４１０とＡＮＤ４１２を通過して、リード４１３にＨＤ９ＲＤＹを発生する。
この信号はデータワードがバス２１１にあることをＣ／Ｄコントロールに報告す る。ＣＬＫ１信号は値６１をレジスタ４０４とカウンタ４０６にクロックする。
もしＸが９の場合は、ＰＬＡ４０２はＨ９ＲＤＹＡＯ１をアクティブにして、Ｈ Ｄ９ＲＤＹをＣ／Ｄコントロールに送り、Ｈ９ＲＥＧＢをアクティブにしてＰＬ Ａ２０８からレジスタ２０３にロードし、またＬＬＤをアクティブにしてステー トカウンタ４０６にロードする。ＰＬＡ４００はレジスタ４０４とカウンタ４０ ６に値６Ｆを出力して、次のステートを決定する。
ステート６Ｆ：もしＨＤ９ＡＣＫｌが偽であるならば、ＰＬＡ４００は値６をレ ジスタ４０４に出力してステート６Ｆを反復し、ＰＬＡ４０２はＨ９ＲＤＹＡＯ １をアクティブにして、ＨＤ９ＲＤＹをＣ／Ｄコントロール１０２に送る。
ＨＤ９ＡＣＫ１が真である時は、ＰＬＡ４０２はＨ９ＡＥＮＤをアクティブにし てＨＤ’９ＥＮＤをＣ／Ｄコントロールに送る。ＰＬＡ４０２はＬＬＤをアクテ ィブにし、そしてＰＬＡ４００はＨＮＳ０６、ＨＮＳＯ５、ＨＮＳＯ３、ＨＮＳ Ｏ２及びＨＮＳＯＩをアクティブにするので、論理はステート６Ｅに進む。
ステート６Ｅニステート６Ｅにおいて、ＰＬＡ２０８はリード２１３に信号ＨＬ ＡＳＴＢＹＴＣＯＮＤを生成し、この信号はレジスタ５０６に入力されて第１４ 図のバッファチョッパ回路にリード５２７を介して供給される信号ＨＬＡＳＴＣ ＯＮＤを発生する。ＰＬＡ−４０２はＨ９ＡＥＮＤをアクティブにし、ＨＤ９Ｅ ＮＤがＣ／Ｄコントロール１０２へ送られる。ＰＬＡ４００はＨＮＳＯ６とＨＮ ＳＯ５をアクティブにしてステート６Ｅを反復する。このステートはＨＣＯＭＰ Ｉが真であるかぎり反復される。
ステート６１：Ｃ／Ｄコントロール１０２がバス２１１のデータバイトを受け入 れ、リード１００７にＨＤＡＣＫＩを発生するまでステート６１に留まる。この 間にＰＬＡ４００は値６をレジスタ４０４に出力し、ＰＬＡ４０２はＨ９ＲＤＹ ＡＯ１を発生する。これによりＣＬＫ、１で値６はレジスタ４０４に入力され、 信号ＨＤ９ＲＤＹはＣ／Ｄコントロールに送られる。
Ｃ／ＤコントロールがＨＤＡＣＫｌの発生により応答するときは、ＰＬＡ４００ はレジスタ４０４に値６を供給し、ＰＬＡ４０２は信号ＵＰを発生する。ＣＬＫ ｌで、値６がレジスタ４０４に入力され、カウンタ４０６のカウントがインクリ メントされるので、次の論理ステートは前記の如（ステート６２となる。
チャネルチョッパ伸張論理回路 ＰＬＡ５００及び５０２は伸張動作の間チャネルチョッパ１００の動作を制御す る。ＰＬＡ５０２は次ステート信号Ｎ５（０３〜００）を生成し、該信号はステ ートカウンタ５０４に入力される。もし信号ＬＬＤがＰＬＡ５００によりアクテ ィブとされるならば、ステート信号はＣＬＫＩでカウンタ５０４にとり込まれる 。また、もしＰＬＡ５００が信号ＨＵＰを真にするなら、カウンタ５０４はＣＬ Ｋｌによりインクリメントされ得る。このカウンタは最新のステート信号Ｃ３（ ０３〜００）を生成し、該信号はＰＬＡ５００及び５０２に入力される。このカ ウンタの出力も信号線５２１を介してＰＬＡ２１０に供給される。
ＰＬＡ５０２も次ステート信号ＮＳＯ４を生成し、ＰＬＡ５００は次ステート信 号Ｎ５Ｏ５及びＮ５Ｏ６を生成する。これらの信号はレジスタ５０６に入力され 、ＣＬＫｌでレジスタにとり込まれる。レジスタからの結果の出力信号は最新の ステート信号Ｃ３Ｏ６〜Ｃ３Ｏ４であり、これらの信号はＰＬＡ５００及び５０ ２の入力に入力される。カウンタ５０４及びレジスタ５０６により生成される最 新のステート信号Ｃ３Ｏ６〜ｃｓｏｏは圧縮動作の間の論理回路の最新のステー トを決定する。
ＰＬＡ５０２は信号ＨＲＥＧＩ、ＨＲＥＧ２及びＨ９８ＲＤＹＡを生成してレジ スタ２０４，２０５及び２０６にデータをクロック入力する。これらの信号はラ ッチレジスタ５０８を通り、３つのＡＮＤ５１０，５１２及び５１４をイネーブ ルする。ＣＬＫＩでこれらの信号はレジスタ５０８にラッチされる。同時に、Ｃ ＬＫｌはＡＮＤ５１０，５１２及び５１４に入力される。ＡＮＤ５１４の出力は 信号）（９８ＲＤＹであり、この信号はレジスタ２０６に入力されてＰＬＡ２１ ０からの１バイトデータをレジスタにクロックする。ＡＮＤ５１２及び５１０の 出力は各々信号Ｈ８ＲＥＧＩＳＴＥＰ及びＨ８ＲＥＧ２ＳＴＥＰであり、夫々は レジスタ２０４及び２０５に入力されてＤ９０ＵＴバスのデータをレジスタに人 力する・ＦｉＦＢＰＤＢＵＳ１５５に伸張データの最後の１バイトが出力された ときは、ＰＬＡ５００は信号ＨＬＡＳＴを生成する。ＨＬＡＳＴはＣＬＫＩでレ ジスタ５０６に入力され、このレジスタはリード５２３に信号ＨＦＩＦＯＬＡＳ ＢＹＴを出力する。第６図において、この信号はドライバ６０２を通り、リード ６１５にＨＦＩＦＬＡＳＳＹを生成する。ＨＦＩＦＬＡＳＳＹはチャネルバッフ ァ１１０及びバックワード読出回路１１６に入力され、伸張データの最終バイト が伝送されたことを示す。
ＰＬＡ５００は信号ＨＤ９８ＡＡＣＫをアクティブとし、ＦＩＦＢＰＤバス１５ ５に伸張された１バイトデータがあることをチャネルバッファ１１０又はバック ワード読出回路１１６に知らせる。ＨＤ９８ＡＡＣＫはＡＮＤ６３０の１つの入 力に入力される。リード１５７のＨＢＰＢＵＳＴＯＦＩＦＡＣＫが偽であれば、 インバータ６３２の出力はＡＮＤ６３０の第２の入力をイネーブルする。このＡ ＮＤはＦＦ６３４をＣＬＫ２でセットする出力信号を生成する。ＦＦ６’３２の 出力はドライバ６０２をしてリード６１１に信号ＨＲＤＹを出力せしめる。
１Ｊ表千３−５００７１８（１２） この信号はチャネルバッファ１１０及びバックワード読出回路１１６に対して、 ＦＩ　ＦＢＰＤＢＵＳ　１５５に１バイトデータがあることを示すものとして伝 送される。信号ＨＲＤＹに応答して、チャネルバッファ１００又はバックワード 読出回路１１６はその１バイトデータを受け入れ、ＡＮＤ６３０の出力を阻止す るためにリード１５７の信号ＨＢＰＢＵＳＴＯＦＩＦＡＣＫを立てろ。次のＣＬ Ｋ２のタイミングで、ＦＦ６３４はリセットされて、ＨＲＤＹを止める。それに 応答してチャネルバッファ１１０又はバックワード読出回路１１６はＨＢＰＢＵ ＳＴＯＦＩＦＡＣＫを偽にする。
ＨＢＰＢＵＳＴＯＦＩＦＡＣＫが偽の時は、インバータ６３２は信号ＨＩＰＩＡ ＣＫを出力し、この信号はリード６３３を介してレジスタ５０６のステージ４に 入力される。レジスタはステージ４からの出力信号を生成し、ＡＮＤ５１６の１ 人力をイネーブルする。ＡＮＤ５１６の第２の入力は信号Ｈ３ＥＴＲＤＹＡであ り、この信号はＦＦ６１７により生成される。このように、チャネルバッファ１ １０又はバックワード読出回路１１６が１バイトデータを受け入れる準備ができ おらず、かつチャネルチョッパがＨＲＤＹを出力するＦＦ６３４でセットしてい なければ、ＡＮＤ５１６は出力信号ＬＲＤＭＡＣＫを出力し、この信号はＰＬＡ ５００及び５０２に入力される。他方、ＦＦ６３４がセットされ、それにより１ バイトデータがＦＩＦＢＰＤバスにあることを示していれば、ＦＦ６３４により 生成される信号Ｈ３ＥＴＲＤＹは真となり、この信号はＰＬＡ５００及び５０２ に入力される。
チャネルチョッパ１００がＣ／Ｄコントロール１０２からの他の１バイトデータ を受け入れる準備ができているときは、ＰＬＡ　５００は信号Ｈ９８ＲＤＹを出 力する。Ｈ９８ＲＤＹはＣＬＫＩで５０６にとり込まれ、そのレジスタはリード ５０１にＨＤ９８ＡＲＤＹを出力する。第４図において、ＨＤ９８ＡＲＤＹはセ レクタ４１０を通り（ＨＣＯＭＰ２は真）　、ＡＮＤ４１２の１入力をイネーブ ルとする。ＨＤ９ＡＣＫ１が偽となると（伸張開始の１００ｎｓ又はＣ／Ｄコン トロールがＤ９ＯＵＴバスに１バイトデータを出力したとき）、ＡＮＤ４１２は ＨＤ９ＤＲＹを出力し、Ｃ／Ｄコントロールに対してチャネルチョッパが１バイ トデータを受ける準備ができていることを示す。Ｃ／ＤコントロールはＤ９０Ｕ Ｔバスに１バイトデータを出力し、リード１００７にＨＤ９ＡＣＫ１を立てるこ とにより応答する。これによりＨＤ９ＲＤＹが止まり、ＨＤ９ＡＣＫ１が止まる 。
チャネルチョッパ伸張論理ステート ステート００．リード３１５のＨＣＯＭＰ２は伸張のためにＰＬＡ５００及び５ ０２を付勢する信号である。リード３１５のＨＣＯＭＰ２は伸張動作中に真でな ければならない。また、制御レジスタ３００は、第３図の回路がレジスタ２０６ をイネーブルするためにリード３０１にＬＣＯＭＰ２Ａを発生し、ドライバ６０ ２をイネーブルするためにリード３１３にＨＣＯＭＰＲＥＳＳＥＮを発生し、そ して第１２図のストリングテーブル回路をイネーブルるためにＬＳＴＥＮを発生 するようにロードされなければならない。
ＨＣＯＭＰ２が正となる前に、ＰＬＡ５００からの唯一の真の出力はカウンタ５ ０４のローディングを可能にする信号ＬＬＤである。ＰＬＡ５００及び５０２か らの他の全出力は偽であるので、各ＣＬＫ１でステートＯＯがレジスタ５０６及 びカウンタ５０４にロードされ、ステートは繰り返される。ＨＣＯＭＰ２が真に なると、制御はＣ／Ｄコントロールがリード１００７にＨＤ９ＡＣＫ１を立てる までステート００にとどまる。このとき、ＰＬＡ５００．はＨ９８ＲＤＹ％ＨＮ ＳＯ５及びＬＬＤをアクティブにし、ＰＬＡ５０２はＨＮＳＯ４を出力する。
Ｈ９８ＲＤＹはＨＤ９ＲＤＹを上述の如＜Ｃ／Ｄコントロール１０２に伝送させ る。ＬＬＤはカウンタ５０４にゼロをロードする。したがってレジスタ５０６及 びカウンタ５０４は次の論理ステートとして３０を表わす信号を出力する。
Ｃ／Ｄコントロールは送るべきワードがなく、ＰＬＡ５００は信号ＨＬＡＳＴ、 ＨＮＳＯ５及びＬＬＤを真とし、他方、ＰＬＡ５０２はＨＮＳＯ４、ＨＮＳＯＩ 及びＨＮＳＯＯを真としているので、ＨＤ９ＴＥＲＭ１は真である。ＨＬＡＳＴ はＨＦＩＦＬＡＳＳＹをとなり、リード６１５を介してチャネルバッファ１１０ 及びバックワード読出回路１１６に送られ、もう転送すべきバイトがないことを 伝える。制御は終了ステート３３へ進む。
ステート３０．ステート３０においては、ＨＤ９ＡＣＫ１が真となり、Ｃ／Ｄコ ントロール１０２がＤ９０ＵＴバスに１ワードを出力したことを示すか、又はＨ Ｄ９ＴＥＲＭ１が真となり、Ｃ／Ｄコントロール１０２がチャネルチョッパ１０ ０へ最後のワードを送ってしまったことを示すのを待つ。
その待機中は、ＰＬＡ５００は各サイクル毎にＨ９８ＲＤＹ及びＮ５Ｏ５をアク ティブにし、ＰＬＡ５０２はＨＮＳＯ４をアクティブにする。このようにＨＤ９ ＲＤＹはＣ／Ｄコントロールへ送られ、ステート３０は繰り返される。
もＬＨＤ９ＡｃＫ１が真となれば、ＰＬＡ５００は信号ＬＬＤ及びＨＮＳＯ５を アクティブにし、ＰＬＡ５０２はＨＮＳＯ４、ＨＲＥＧＩ及びＨＮＳＯＯをアク ティブにする。Ｄ９０ＵＴバスのデータバイトはレジスタ２０４にクロックされ 、論理はステート３１へ進む。
もしＨＤ９ＴＥＲＭ１が真となれば、Ｐ　ＬＡ　５００はＬＬＤ、ＨＮＳＯ５及 びＨＬＡＳＴを出力し、ＰＬＡ５０２はＨＮＳＯ４、ＨＮＳＯＩ及びＨＮＳＯＯ を出力する。ＨＬＡＳＴはＨＦＩＦＬＡＳＳＹをチャネルバッファ１１０及びバ ックワード読出回路１１６に送らしめ、論理ステートは終了ステート３８ＲＤＹ を出力し、その結果ＨＤ９ＲＤＹはリード４１３を介してＣ／Ｄコントロールに 送られる。ＰＬＡ５００はまたＨＤ９８ＡＡＣＫをアクティブとし、信号ＨＲＤ Ｙをチャネルバッファ及びバックワード読出回路に送り、１バイトデータがＦＩ ＦＢＰＤＢＵＳ　１５５にあることを示す。ＰＬＡ５０２はＨ９８ＲＤＹＡをア クティブにし、１バイトデータがＰＬＡ２１０からレジスタ２０６ヘクロツクさ れ、バス上で有効になるようにする。ＰＬＡはＨＮＳＯ４及びＨＵＰをアクティ ブにし、その結果、次のステートはＸが２であるところのステートＩＸでル１ｏ ２がリード１００７に信号ＨＤ９ＡＣＫ１を立テテ、第２のワードがＤ９０ＵＴ バス９２０に出力されたことを示すのを待つか、あるいはリード１０００に信号 ＨＤ９ＴＥＲＭ１を立てて、最後のワードがバスに出力されたことを示すのを待 つ。ＰＬＡ５００及び５０２の出力信号は、ＡＮＤ５１６が信号ＬＲＤＭＡＣＫ を出力しているか、ＦＦ６３４が信号Ｈ３ＥＴＲＤＹを出力しているかによって 変化する。
もしＨＳＥＴＲＤＹが真であり、ＬＲＤＭＡＣＫが偽であれば、Ｐ　ＬＡ　５０ ０はＨＤ９８ＡＡＣＫ及びＨ９８ＲＤＹを出力して、チャネルバッファ１１０（ 又はバックワード読出回路１１６）に、１バイトデータがＦＩＦＢＰＤバスにあ ること、及びＣ／Ｄコントロールにチャネルチョッパが他のワードを受ける準備 がてきていることを知らせる。ＰＬＡ５０２はＨＮＳＯ４のみを出力し、カウン タ５０４のカウントは゛変化しないので、ステートＩＸは繰り返される。
もしＨＳＥＴＲＤＹが偽であり、かつＬＲＤＭＡＣＫが偽であれば、又はＨＳＥ ＴＲＤＹ及びＨＤ９ＴＥＲＭｌが偽であり、かつＬＲＤＹが真であれば、ＰＬＡ ５０２はＨＤ９ＲＤＹがＣ／Ｄコントロール１０２へ送られるようにＨ９８ＲＤ Ｙのみを出力する。ＰＬＡ５０２はステートＩＸが繰り返されるようにＨＮＳＯ ４のみを出力する。
もしＨＤ９ＴＥＲＭ１が真となれば、ＰＬＡ５００はＨＬＡＳＴ、ＬＬＤ及びＨ ＮＳＯ５をアクティブとし、ＰＬＡ５０２はＨＮＳＯ４、ＨＮＳＯＩ及びＨＮＳ ＯＯを真とする。ＨＬＡＳＴは、チャネルチョッパが最後のバイトを伝送したこ とを示すものとして、ＨＦＩＦＬＡＳＳＹをリード６１５を介してチャネルバッ ファ１１０及びバックワード読出回路１１６に送らしめる。ＨＮＳＯ５、ＨＮＳ Ｏ４、ＨＮＳＯ１、ＨＮＳＯＯ及びＬＬＤは論理ステートを終了ステート３３に 進ましめる。
論理ステートがステートＩＸにあるとき、ＨＤ９ＡＣＫ１が真となると、ＰＬＡ ５００及び５０２の出力信号は信号Ｈ３ＥＴＲＤＹ及びＲＤＹＡＣＫ及びそのス テートが偶数であるか奇数であるか、すなわちカウンタ５０４により出力される 信号Ｈｃｓｏｏが真であるか、偽であるかに依存する。
もしＬＲＤＹＡＣＫが真であり、かつＨＳ　Ｅ　Ｔ　ＲＤ　Ｙ及びＨｃｓｏｏが 偽であれば、ＰＬＡ５０２はＨＲＥＧ２を出力し、Ｄ９０ＵＴバスからのワード をレジスタ２０５へ読み出す。他方、ＬＲＤＭＡＣＫが真であり、ＨＳＥＴＲＤ Ｙが偽であり、ｃｓｏｏが真であれば、ＰＬＡ５０２はＨＲＥＧＩを出力し、Ｄ ９０ＵＴバスらかのワードをレジスタ２０４にクロックする。いずれの場合も、 ＰＬＡ５００はＨＮＳＯ６を出力し、制御はステート４Ｘ、ここでＸはカウンタ ５０４に保持されているカウント値、へ遷移する。
もしＨＳＥＴＲＤＹが真であり、ＬＲＤＹＡＣＫ及びＨＣ３００が偽であれば、 ＰＬＡ５０２はＨＲＥＧ２を出力し、Ｄ９０ＵＴバスからのワードをレジスタ２ ０５に読み込む。しかし、ＨＳＥＴＲＤＹ及びＨＣ３ＯＯが真であり、かつＬＲ ＤＭＡＣＫが偽であれば、ＰＬＡ５０２はＨＲＥＧＩを出力し、Ｄ９０ＵＴバス からのワードをレジスタ２０４にクロックする。いずれの場合も、ＰＬＡ５００ はＨＤ９８ＡＡＣＫを出力し、ＨＲＤＹをリード６１１を介してチャネルバッフ ァ及びバックワード読出回路へ送らしめる。また、ＰＬＡ５００はＨＮＳＯ５を 出力し、論理はステート５Ｘへ進む。
もしＨＳＥＴＲＤＹ及びＬＲＤＹＡＣＫが偽であり、ＨＣ３００が偽であれば、 ＰＬＡ５０２はＨＲＥＧ２を出力し、Ｄ９０ＵＴバスのワードがレジスタ２０５ にロードされる。また、もしＨＣ３ＯＯが真であれば、ＰＬＡ５０２はＨＲＥＧ Ｉを出力し、バスのワードがレジスタ２０４にクロックされる。いずれの場合も 、ＰＬＡ５００はＨＮＳＯ５を出力し、次のステートは５Ｘとなる。
ステート２Ｘ、ステート２Ｘにおいて、もしＬＲＤＭＡＣＫが偽であれば、ＰＬ Ａ５０２は出力信号を出さない。またＨＳＥＴＲＤＹも真であれば、ＰＬＡ５０ ０はＨＤ９８ＡＡＣＫ及びＨＮＳＯ５を真とし、ＨＲＤＹをチャネルチョッパ及 びバックワード読出回路へ送り、ステート２Ｘを繰り返す。もしＨＳＥＴＲＤＹ が偽であれば、ＰＬＡ５００は単にＨＮＳＯ５をアクティブとし、ステート２Ｘ を繰り返す。
ＬＲＤＹＡＣＫが真であり、ＨＳＥＴＲＤＹが偽であれば、ステート２Ｘで生成 された信号はＸ＝８か否かに依存する。
Ｘが８でなければ（すなわち、Ｃ３Ｏ３が偽）、ＰＬＡ５００はＨ９８ＲＤＹ、 ＨＤ９８ＡＡＣＫ及びＨＵＰをアクティブとし、ＰＬＡ５０２はＨＮＳＯ４及び ＨＤ９８ＲＤＹＡをアクティブにする。他方、Ｘが８に等しければ、ＰＬＡ５０ ０はＨＤ９８ＡＡＣＫ％ＨＮＳＯ６及びＨＵＰをアクティブとする。このように 、Ｘ＝８であれば、ＨＲＤＹはリード６１１を介してチャネルバッファ及びバッ クワード読出回路へ送られ、ＨＤ９ＲＤＹはリード４１３を介してＣ／Ｄコント ロールへ送られ。
レジスタ２０６にはＦＩ　ＦＢＰＤバスの１バイトのデータが読み込まれ、論理 はＸが前のものより１大きいところのＩＸへ進む。Ｘが８に等しければ、ＨＤ９ ８ＡＡＣＫはＨＲＤＹをチャネルバッファ及びバックワード読出回路へ送らしめ 、プログラムはステート５９へ進む。
Ｘ＝８である場合の異なる動作は、伸張の間に、ＰＬＡ２１０が９ビツトバイト を８ビツトバーｒトに切り分けるということに起因する。したがって、８バイト が０９ＯＵＴバスから読み出された後、ＰＬＡ２１０は９バイトを形成し、かつ チャネルチョッパがＣ／Ｄコントロールから他のワードを受ける準備ができる前 に、チャネルバッファ及びバックワード読出回路への更なる伝送がなければなら ない。
ステート４Ｘ、前述したようにステートｌＸからステート４Ｘに進む。Ｘが８で なければ、ＰＬＡはＨ９８ＲＤＹを出力し、チャネルチョッパが他のワードを受 けることができることを示すためにリード４１３を介してＨＤ９ＲＤＹをＣ／Ｄ コントロールへ送る。また、ＨＤ９８ＡＡＣＫがＰＬＡ５０θにより出力され、 ＨＲＤＹ をリード４１３を介してチャネルチョッパ及びバックワード読出回路へ送る。Ｐ ＬＡ５０２はＨ９８ＲＤＹＡを出力し、１バイト・をレジスタ２０６にロードす る。また、ＰＬＡ５００及び５０２はＨＵＰ及びＨＮＳＯ４をアクティブとし、 その結果論理は前回のＬＸより１大きいＸのステートＩＸへ戻る。
Ｘが８に等しければ、ＰＬＡ５００はＨＤ９８ＡＡＣＫ、ＨＮＳＯ６及びＨＵＰ をアクティブとし、ＰＬＡ５０２はＨＮＳ０４及びＨ９８ＲＤＹＡをアクティブ とする。これらの信号によりＰＬＡ２１０からの１バイトデータがレジスタ２０ ６に読み出され、そしてＨＲＤＹ信号がチャネルバッファ及びバックワード読出 回路へ送られて１バイトデータがＦＩＦＢＰＤバスにあることを伝える。カウン タ５０４はインクリメントされ、次の論理ステートは５９である。
ステート５９．ＬＲＤＹＡＣＫが偽であり、かつＨＳＥＴＲＤＹが真であれば、 ＰＬＡ５００はＨＤ９８ＡＡＣＫ及びＨＮＳＯ６を出力し、ＰＬＡ５０２はＨＮ ＳＯ４を出力する。ＨＤ９８ＡＡＣ）＜はＨＲＤＹをチャネルバッファ及びバッ クワード読出回路へ送り、ステート５９は繰り返される。
ＨＤ９８ＡＡＣＫを除いて、ＬＲＤＹＡＣＫ及びＨＳＥＴＲＤＹが偽であるとき は、同じ信号がＰＬＡ５００及び５０２によって出力される。
ＨＲＥＶＦＦＤＯ２及びＨＳＥＴＲＤＹが偽であり、ＬＲＤＭＡＣＫが真であれ ば、ＰＬＡ５００はＨＤ’９ＡＡＣＫ％ＨＮＳＯ６及びＬＬＤをアクティブにし 、ＰＬＡ５０２はＨ９８ＲＤＹＡ％ＨＮＳＯ４、ＨＮＳＯ３及びＨＮＳＯＩをア クティブにする。Ｈ９８ＲＤＹＡによりＨＲＤＹがチャネルバッファ及びバック ワード読出回路へ送られ、１バイトデータがＦＩＦＢＰＤバスで有効であること を知らせる。ＬＬＤは値Ａ（ＮＳＯ３及びＮ５ＯＩ）をカウンタ５０４にロード し、その結果、次のステートは５Ａとなる。
ＨＲＥＶＦＦＤＯ２及びＬＲＤＭＡＣＫは真であるが、ＨＳＥＴＲＤＹは偽であ れば、ＰＬＡ５００はＨＮＳＯ６及びＬＬＤをアクティブとし、ＰＬＡ５０２は Ｈ９８ＲＤＹＡ％ＨＮＳ０４、ＨＮＳＯ３、ＨＮＳＯＩ及びＨＮＳＯＯをアクテ ィブとする。これにより、ＰＬＡ２１０の出力はレジスタ２０６にロードされ、 値Ｂをカウンタ５０４にロードし、その結果、次のステートば５Ｂとなる。
ステー）−５Ａ、ＬＲＤＭＡＣＫが偽であり、ＨＳＥＴＲＤＹが真である限り、 ＰＬＡ５００はＨＤ９８ＡＡＣＫ及びＨＮＳＯＯをアクティブとし、ＰＬＡ５０ ２はＨＮＳＯ４をアクティブとする。）（Ｄ９８ＡＡＣＫはＦＦ６３４のセット を試み、リード１５７のＨＢＰＢＵＳＴＯＦＩＦＡＣＫが偽であれば、リード６ １１にＨＲＤＹが出力される。カウンタ５０４のカウントは変化せず、ステート ５Ａが繰り返される。
ＬＲＤＭＡＣＫが偽であり、ＨＳＥＴＲＤＹが偽になると、ＰＬＡ５００はＨＮ ＳＯ６のみをアクティブとし、ＰＬＡ５０２はＨＮＳＯ４のみをアクティブとし 、その結果、ステート５Ａが繰り返される。
ＬＲＤＭＡＣＫが真となり、ＨＳＥＴＲＤＹが偽となれば、ＰＬＡ５００はＨ９ ８ＲＤＹ、ＨＮＳＯ５及びＬＬＤを出力し、ＰＬＡ５０２はＨＮＳＯ４を出力す る。これにより、ＨＤ９ＲＤＹはＣ／Ｄコントロール１０２に送られ、論理はス テート３０へ進む。
ステート５Ｂ、ステート５Ｂにおいて、論理はＣ／ＤコントロールがＨ９ＤＴＥ ＲＭ１又はＨＤ９ＡＣＫ１をチャネルチョッパへ送るのを待つ。両信号が偽であ る限り、ＰＬＡ５００はＨ９８ＲＤＹを出力し、その結果ＨＤ９ＲＤＹがリード ４１３を介してＣ／Ｄコントロールへ送られ、チャネルチョッパが他のワードを 受けることができることを示す。ＰＬＡ５００はＨＮＳＯ６をアクティブとし、 ＰＬＡ５０２はＨＮＳＯ４をアクティブとし、その結果、ステート５Ｂが繰り返 される。
ＨＤ９ＴＥＲＭｌが真となれば、ＰＬＡ５００はＨＬＡＳＴを出力し、ＨＦＩＦ ＬＡＳＳＹがリード６１５を介してチャネルバッファ及びバックワード読出回路 に送られる。ＰＬＡ５００はＨＮＳＯ５及びＬＬＤをアクティブとし、ＰＬＡ５ ０２はＨＮＳＯ４、ＨＮＳＯＩ及びＨＮＳＯＯをアクティブとし、その結果、次 のステートは終了ステート３３となる。
ＨＤ　９　Ａ　ＣＫ　１　カ真となれば、ＰＬＡ５００はＨＤ９８ＡＡＣＫ、Ｈ ＮＳＯ６及びＨＯＰを出力し、ＰＬＡ５０２はＨＮＳＯ４及びＨＲＥＧＩを出力 する。レジスタ２０４にはＤ９０ＵＴバスからのワードがロードされ、ＨＲＤＹ はチャネルバッファ及びバックワード読出回路へ送られる。カウンタ５０４はイ ンクリメントされ、論理はステー）５Ｃへ進む。
ステート５Ｃ０論理はＬＲＤＭＡＣＫが真となるまでステート５Ｃで待機する。
もしＨ３ＥＴＲＤＹも真となれば、ＰＬＡ５００はＨＤ９８ＡＡＣＫ及びＨＮＳ Ｏ６をアクティブとし、ＰＬＡ５０２はＨＮＳＯ４をアクティブとする。ＨＤ９ ８ＡＡＣＫはＦＦ６３４をセットし、もしリード１５７のＨＢＰＢＵＳＴＯＦＩ ＦＡＣＫが偽となればＨＲＤＹを出力する。ステート５Ｃは繰り返される。
Ｈ３ＥＴＲＤＹが偽であれば、ＰＬＡ５２０はＨＮＳＯ６をアクティブとし、Ｐ ＬＡ５０２はＨＮＳＯ４をアクティブとし、ステート５Ｃは繰り返される。
ＬＲＤＭＡＣＫが真であり、Ｈ３ＥＴＲＤＹが偽であれば、ＰＬＡ５００はＨＮ ＳＯ５及びＬＬＤをアクティブとし、ＰＬＡ５０２はＨＮＳＯ４及びＨＮＳＯＯ をアクティブとする。したがって、論理はステート３１へ進む。
ＨＬＡＳＴ及びＨＮＳＯ５を出力し、ＰＬＡ５０２はＨＮＳＯ４を出力する。ス テート３３は連続的に繰り返され、各サイクルでＨＦＩＦＬＡＳＳＹがチャネル バッファ１１０及びバックワード読出回路１１６へ送られる。
圧縮／伸張アルゴリズム 本発明において、圧縮は２以の文字からなる１つのストリングを１つのストリン グコードにより置き換えることにより成される。新しいストリングは古いストリ ングに１つの文字を添えることにより形成される。このように、各正当なストリ ングは、それがどれほど長（とも、古いストリングに以前に割り付けられたスト リングコード（プレフィックスコードと称する）及び付加文字（エクステンショ ンキャラクタと称する）により識別される。そのストリングコードはストリング テーブル７００に保持される。ストリングテーブルの各領域は“空”　（使用可 能）か又はストリングコードを保持している。それが存在するならば、プレフィ ックスコード（Ｐ）及びエクステンションキャラクタ（Ｅ）により定義されるス トリングに対応するストリングコードはそのアドレスがＰ及びＥの寄せ集め（ｈ ａｓｈ）である領域に保持される。１つ以上のストリングが同じ領域に混在しう るので、プレフィックスコードＰもどのストリングがそこに保持されているかを 識別するために、その領域に保持される。このように、第７図に示すように、ス トリングテーブル７００の各領域は１２ビツトのプレフィックスコード、１２ビ ツトのストリングコード及び６ビツトのサブブロックカウントを保持することが できる。ハツシュ（ｈａｓｈ）機能は同じプレフィックスコードＰであるが、異 なるエクステンションキャラクタＥであるものが同じテーブルアドレスにならな いように選択される。４つのハツシュが用いられつる。４つのハツシュの全てが 一組のコードの位置決めをすることができなければ、そのストリングコードは放 棄され、左側に３ビツトのゼロを追加されて、そのキャラクタコードがこの圧縮 器の出力となる。
最初は、定義された唯一のストリングコードが各入力文字について１つである。
ストリングコードが１２ビツト長で、キャラクタが９ビツトのみであるので、１ つのキャラクタがそのストリングコードに置換されるときにはデータの拡張が生 じる。
キャラクタコード、すなわち、唯一のキャラクタを表わすストリングコードは、 ストリングテーブルには保持されないが、２キヤラクタのストリングを作るため にプレフィックスコードとして使われる。
伸張はキャラクタのストリングをそれらのストリングコードから戻すというプロ セスである。圧縮する間、１つのストリングコードは２番目のストリングが現わ れるまで、生成されないので、伸張の間ストリングテーブルを再構成することは 可能であるが、幾分、異なるやり方となる。圧縮のためのストリングテーブルは ストリングコードにより与えられるアドレスのところにプレフィックスコード及 びエクステンションキャラクタを含んでいる。キャラクタコードはストリングテ ーブルをアドレス指定しない。その代わり、左に付加された３つのゼロは取り除 かれ、そのキャラクタはチャネルチョッパへ送られる。圧縮の間は各ストリング は関連するプレフィックスコードに割り付けられるが、伸張の間は各ストリング はエクステンションキャラクタに関連する。このように、伸張ストリングテーブ ルへの入力を生成するために、プレフィックスコードが圧縮されたデータから得 られ、エクステンションキャラクタは次のストリングが復号されたとき、それか ら得られる。これには、次のストリングが復号されたときにテーブルへの入力を 作るために、前のストリングコードがＬＩＦＯメモリに貯えられていることを要 する。ストリングは逆の順序により伸張され、ＬＩＦＯメモリはストリングを保 持し、チャネルチョッパ１００への出力の順序を修正するために用いられる。
Ｃ／Ｄコントロール 第７図、第８図及び第９図は圧縮又は伸張を行う回路１０２のレジスタレベルの ブロック図を含む。
第７図に示されるように、ストリングテーブル７００はアドレス指定可能な領域 の各々のところで、１２ビツトのプレフィックスコード、１２ビツトのストリン グコード及び６ビツトのサブブロックカウントを保持することができるメモリで ある。
ストリングテーブル７００は１群のドライバ７０２に通って入力されるアドレス によってアドレス指定されつる。このアドレスはアドレスマルチプレクサ８０２ からデータを取り込むアドレスレジスタ８０４から取り出される。マルチプレク サ８０２の入力Ｏはアドレスレジスタ８０４の出力に接続される。マルチプレク サ８０２の入力３はコードカウンタ８０８の出力に接続され、入力５はＭＣＣ０ ＤＥバスを介してストリングテーブル７００からのプレフィックスコードな受け る。マルチプレクサ８０２の入カフは、伸張の間、Ｄ１２ＩＮバスを介してバッ ファチョッパ１０４からの１２ビツトのデータバイトを受ける。
マルチプレクサ８０２の入力１，２及び４は各々、アドレスハツシング回路８０ ０の３つのハツシュ回路８００ａ、８００ｂ及び８００ｃに接続される。Ｄ９Ｉ Ｎバス２１１を介してチャネルチョッパｌＯＯから受けるデータバイトは８１０ で反転され、ハツシュ回路８００ａ及び８００ｂに入力される。ハツシュ回路８ ０１ａは反転されたデータバイトとキャラクタレジスタ９００の内容との排他的 論理和（ＸＯＲ）をとる。ハツシュ回路５ｏｏｂはその反転されたデータバイト とストリングテーブル７００から読まれたストリングコードとの排他的論理和な とる。ハツシュ回路８００ｃはアドレスレジスタ８０４の出力とコードレジスタ ９０２の２倍に１を加算して合算する。
サブブロックカウンタ８１２は“初期化°゛又はストリングテーブル７００の再 設定のために設けられている。このサブブロッキングには圧縮効率を過度に下げ ることなく、大きいデータブロックをとるために、もつともな大きさのハードウ ェアのストリングテーブルを用意することを要する。コードカウンタ８０８は１ つのストリングコードがストリングテーブル７００に書き込まれる毎にインクリ メントされる。コードカウンタが４０９２（ストリングテーブルの容量は４０９ ６である）のカウンタになると、サブブロックカウンタ８１２がインクリメント される。サブブロックカウンタの出力は比較器８０６の１入力に接続される。ま た、サブブロックカウンタの出力はＭＣＣ０ＤＥバスを介してドライバ８１４を 通り、ドライバ７１０を通ってストリングテーブルのデータ入力に入力され、そ の結果、サブブロックのカウントは各ストリングコードと共にストリングテーブ ルに書き込まれる。その中にストリングコードが書き込まれうる空の領域をめて ストリングテーブルを探査するときは、１つの領域から読み出されたサブブロッ クカウントがサブブロックカウンタ８１２の値と比較される。その値が等しくな ければ、その領域は空であると考えられ、書き込まれつる。
ブリフィックスコードはコードレジスタ９０２からストリングテーブル７００へ 入力される。このレジスタはコードレジスタ９０２、ストリングテーブル７００ のストリングコード出力、キャラクタレジスタ９００およびアドレスレジスタ８ ０４に接続された入力を有するマルチプレクサ９０４からデータが取り込まれる 。コードレジスタ９０２の出力は比較９０６に、そして１群のドライバ９０８、 ＭＣＣ０ＤＥバスおよびドライバ７１０を介してストリングテーブルに接続され る。圧縮の間、Ｃ／Ｄコントロールにより形成された１２ビツトストリングコー ドはコードレジスタ９０２に入れられ、Ｄ１２ＯＵＴバス９３３を介してバッフ ァチョッパ１０４に入力される。
ストリングコードはコードカウンタ８０８からも、キャラクタレジスタ９００か らもストリングテーブルへ入力される。キャラクタレジスタ９００はストリング テーブル７００のストリングコード出力、アドレスレジスタ８０４の出力、ＬＩ ＦＯメモリ９１２の出力、またはＤ９ＩＮバス２１１を介してチャネルチョッパ から受けるデータバイトを受けるために接続された４組の入力を有するマルチプ レクサ９１０からデータを取り込む。キャラクタレジスタ９００およびコードカ ウンタ８０８の出力はセレクタ９１４の入力に接続される。セレクタの出力はＭ ＣＣ０ＤＥバスを介し、ドライバ７１０を通ってストリングテーブル７００に入 力される。
キャラクタレジスタ９００の出力はまた、出力レジスタ９１６および１群のドラ イバ９１８に接続される。伸張の間は、レジスタ９１６の出力はＤ９０ＵＴバス ９２０を介してチャネルチョッパ１００に転送される９ビツトのデータバイトに 伸張される。ドライバ９１８はＬＩＦＯメモリ９１２のデータ入力に接続され、 この目的は次に説明する。、ＬＩＦＯメモリはアップ／ダウンレングスカウンタ ９２２によりアドレス指定される。
検出回路９２４はカウンタ９２２のカウントがゼロであるときを検知するために 設けられる。
ストリングテブル７００のストリングコードは１群のドライバ７０８を通ってＭ ＣＣ０ＤＥバスに読み出され得、サブブロックカウントおよびプレフィックスコ ードは１組のドライバ７０６を通って同じバスに読み出されうる。第８および９ 図において、ストリングコードはアドレスハツシング回路８００ｂおよびマルチ プレクサ８０２．９０４および９１０の１人力に入力される。プレフィックスコ ードはマルチプレクサ８０２および比較器９０６の１人力に入力される。サブブ ロックカウントはサブブロックカウンタ８１２の内容との比較のために比較器８ ０６に入力される。
Ｎ０Ｒ８２０はアドレスレジスタ８０４のステージ９〜１１の出力に接続されて 、そのし、ジスタのアドレスが５１２（２００Ｈ）以上であるとき、信号線８０ １上に信号ＬＡＲ５１２を出力する。
ＮＡＮＤ８２２はＤＩ２ＩＮバスに接続されて、伸張の間、特殊キャラクタＦＦ Ｃ−ＦＦＦを検知する。これらのキャラクタのうちの１つがＤ１２ＩＮバスーヒ に現われると、ＮＡＮＤはリード８０９上に信号ＬＴＨＲＯＴを出力する。
ＮＡＮＤ９６０はコードカウンタ８０８のカウントが４０９２であるときを検出 するために設けられている。このカウントが検出されると、ＮＡＮＤはリード９ ６１上に信号Ｌ４０９２を出力する。
Ｎ０Ｒ８２０、ＮＡＮＤ８２２およびＮＡＮＤ９６０からの出力信号は４つのＰ ＬＡ１０００〜１００３に入力される。
第８および第９図の圧縮／伸張回路および第７図のストリングテーブルは、ＰＬ Ａから直接入力される信号により、又はＰＬＡにより出力される信号に応答して 第１１および１２図の論理回路から引き出される信号により、第１Ｏ図に示され る４つのＰＬＡ１００Ｏ〜１００３によってシーケンスされる。ＰＬＡは全て、 同じ入力信号を受け、これらの信号はそれが出力する出力信号により示されるよ うにＰＬＡの状態を変える。ＦＦ１１０ｃＩよびカウンタ１００４の１６進カウ ントが論理ステートを決める。ステートの変化はカウンタ１００４がインクリメ ントされるか、またはデータの取り込みが行われたとき、ＣＬＫＩのタイミング で起こる。同時に、レジスタ１００６はＰＬＡの出力のいくつかによりデータの 取り込みが行われ、ＰＬへの出力はラッチレジスタ１００８にラッチされる。
以下の説明において、マイクロプロセッサはチャネルチョッパｌＯＯのコントロ ールレジスタ３００にデータを与え、り一部３０５上の信号ＬＳＴＥＷおよびリ ード３１３上のＨＣＯＭＰＲＥＳＳＥＮは真であるとする。第８図において、Ｈ ＣＯＭＰＲＥＳＳＥＮは８１６で反転され、アドレスレジスタ８０４をイネーブ ルする。第１２図において、ＬＳＴＥＮは２組のドライバ１２０６および１２０ ８をイネーブルする。後述の如く、ドライバ１２０６は信号ＨＡＷＲ（φ１〜φ ４）を選択的に出力するように制御される。これらの信号が真であるときは、ス トリングテーブル７００はアドレスレジスタ８０４により指定されるアドレスの ところで読まれ、偽であるときは、そのアドレスが書き込まれる。ドライバ１２ ０８により出力される信号ＨＥＮＡ　（φ〜φ４）は偽であり、第７図において 、これらの信号は読出し、または書き込のためにストリングテーブル７００をイ ネーブルする。リード３０５の信号ＬＳＴＥＮは信号ＬＣＯＭＰＲＥＭＳＥＮと なり、この信号はり−ド１２０１を介してドライバ７０２および７１０に入力さ れ、それらを通ってアドレスおよびデータ信号がストリングテーブル７００に入 力される。
ＰＬＡ１００３はＣ／Ｄコントロールに次のステートを決定するための信号を出 力する。それは次のステート信号ＨＮＳ（φ３〜φ１）を出力し、これらの信号 はステートカウンタ１００４に入力される。これらの信号はＰＬＡ１００３によ る信号ＨＰＥＳＴＲが真でありさえすれば、そのカウンタに入力される。ＨＰＥ ＳＴＲはカウンタ１１０４に入力される前に１０１０で反転される。またＨＰＥ ＳＴＲによりラッチレジスタ１００８はリード１０２９上にＨ３ＬＰＥＳＲを出 力する。
第１１図において、この信号はＡＮＤ１１０６の１人力をイネーブルする。リー ド１０５５のＰＬＡＩＯ０３により出力された信号ＨＮＳＯ４はＦＦｌ１００の データ入力に入力される。
もしＨＰＥＳＴＲが真であり、これにより次のステートを決めれば、ＣＬＫｌで ＨＮＳ　（０４００）がＦＦｌ１００およびカウンタエ００４に入力される。
またＰＬＡ１００３は信号ＨＣＥＰＳＴＲを出力し、この信号が真であるときは 、ＣＬＫＩによるカウンタ１００４のインクリメントをイネーブルする。
カウンタ１００４からの出力ＣＳ　（０〜０３）およびＦＦ１１００から（７） Ｃ３Ｏ４は連続的にＰＬＡｌｏｏｏ−１００３に入力され、論理ステートを決め る。さらに、ＦＦｌ１００のリセット出力は信号ＬＣ３Ｏ４であり、ストリング テーブル７００へ書き込まれるべきストリングカウントの信号源を選択するため に、セレクタ９１４をアドレス指定する。−ＰＬＡｌｏｏＯは信号Ｈ，ＡＲＭＵ ＸＳＯ２〜ＨＡＲＭＵＸＳ００を出力し、これらの信号はアドレスレジスタ８０ ４に入力されるべき次のアドレスの信号源を選択するために、ＭＵＸ８０２のア ドレス指定入力にリード１０３５を介して入力される。またＰＬＡは信号ＨＣＲ ＭＵＸＳＯＩおよびＨＣＲＭＵＸＳＯＯをリード１０３９および１０４１上に出 力して、ＭＵＸ９０４をアドレス指定し、コードレジスタ９０２に入力されるべ きキャラクタの信号源を選択する。信号ＨＣＨＭＵＸＯ１およびＨＣＨＭＵＸＳ ＯＯはリード１０４３および１０４５上に出力され、ＭＵＸ９１０をアドレス指 定し、キャラクタレジスタ９００に入力されるべきキャラクタの信号源を選択す る。
ＰＬＡｌｏｏＯは信号ＨＣＨＣＯＮＴＲを出力し、コードレジスタ９０２および キャラクタレジスタ９００へのキャラクタのクロック入力を可能にする。この信 号はラッチレジスタ１０ｏ８を通り、リード１０１９（７）ＨＳＬＣＨＣＯＮＴ ＲｆＪＳＨＣＨＣＯＮＴＲに続＜、）（ＳＬＣＨＣＯＮＴＲはＡＮＤ１１０４に 入力され、該ＡＮＤにＣＬＫ１信号を通過せしめ、リード１１０５にＨＣＨＣＬ Ｋを出力する。第１１図において、この信号はＭＵＸ９０４および９１０の出力 をレジスタ９０２および９００にクロックする。
信号ＨＰＥＣＣおよびＨＣＥＰＣＣはＰＬＡｌｏｏＩにより出力され、コードカ ウンタ８０８を制御する。ＨＰＥＣＣは８１８で反転され、ＣＬＫＩによるカウ ンタへの値のローディングを可能にする。ＨＣＥＰＣＣおよびＨＰＥＣＣの両者 が真であれば、１６進値２００　（５１２）がカウンタにロードされる。もしＨ ＰＥＣＣが偽でＨＣＥＰＣＣが真であれば、カウンタのカウントはＣＬＫＩで１ つインクリメントされる。
信号ＨＳＢＣＩおよびＬＯ５ＢＣはＰＬＡｌｏｏＩにより出力され、サブブロッ クカウンタ８１２を制御する。両信号がアクティブ（真）であれば、ＣＬＫＩで ゼロカウントがカウンタからロードされる。もしＬＯ３ＢＣが偽で、Ｈ３ＢＣＩ が真であれば、カウンタはＣＬＫｌでインクリメントされる。
ＰＬＡｌｏｏＩは信号ＨＰＣ３ＢＷＲおよびＨ３ＣＷＲを出力して、ストリング テーブル７００を制御する。ＨＰＣ３ＢＷＲが真であれば、ストリングテーブル はイネーブルされ、プレフィックスコード（ＰＣＯＤＥ）およびサブブロックコ ード（ＳＢＣＯＤＥ）がストリングテーブルに読み込まれる。ＨＰＣ３ＢＷＲが 偽であれば、ストリングテーブルへのＰＣＯＤＥおよび５ＢＣＯＤＥを書込みを イネーブルする。同様にして、Ｈ３ＣＷＲはストリングテーブル７００から、又 はストリングテーブル７００へのストリングコード（ＳＣＯＤＥ）の読み書きを 制御する。ＨＰＣＳＢＷＲおよびＨ３ＣＷＲはそれらが偽であるときに“アクテ ィブであるとされる。すなわち、ストリングテーブル７００に書き込むためには それらはアクティブである。
ＨＰＣＳＢＷＲおよびＨ３ＣＷＲはレジスタ１００６に入力され、ＣＬＫｌでレ ジスタに入力される。レジスタ１００６はＨＰＣＷＲＴおよびＨＳＣＷＲＴを出 力して、−該信号はリード１００３および１０１３を介して供給され、ＦＦ１２ ０２およびＦＦ１２０４をセットまたはリセットする・さらに、ＨＰＣＷＲＴは 、偽であるときは、ドライバ８１４および９０８をイネーブルし、ＭＣＣ０ＤＥ バスを介してストリングテーブル７００へ５ＢＣＯＤＥおよｐＰｃＯＤＥを通す 。ＨＳＣＷＲＴは、偽の場合は、セレクタ９１４をイネーブルし、ＭＣＣ０ＤＥ バスを介してストリングテーブルへ５ＣＯＤＥを入力する。
第１２図において、ＨＰＣＷＲＴは１２１２で反転され、リード１２１７にＬＰ ＣＷＲＴを生成する。ＨＳＣＷＲＴは１２１４で反転され、リード１２１９にＬ ＳＣＷＲＴを生成する。第７図において、ＬＳＣＷＲＴが真であると、ドライバ ７０８をイネーブルして、ストリングテーブル７００から５ＣＯＤＥを読み出し 、またＬＰＣＲＴは、真であると、ドライバ７０６をイネーブルして、ストリン グテーブルからＰＣＯＤＥおよび５ＢＣＯＤＥを読み出す。ＰＣＯＤＥおよび５ ＢＣＯＤＥは、サブブロックカウンタ８１２およびコードレジスタ９０２の出力 と夫々比較されるために、ＭＣＣ０ＤＥバスを介して、比較器８０６および比較 器９０６に伝送される。またＰＣＯＤＥはアドレスＭＵＸ　８０２の入力５に供 給される。５ＣＯＤＥはアドレスハツシイング回路８００およびＭＵＸ９０４お よび９１０に供給される。
第１２図において、ＨＰＣＷＲＴが偽であれば、ＦＦ１２０２はＣＬＫ２でリセ ットされる。ＦＦからの出力により、ドライバ１２０６は信号ＨＡＷＲＯＩおよ びＨＡＷＲＯ４を偽とする。第７図において、これらの信号はストリングテーブ ルへのＰＣＯＤＥおよび５ＢＣＯＤＥの書込みをイネーブルする。
ＨＰＣＷＲＴが真であればＦＦ１２０２はＣＬＫ２でセットされ、信号ＨＡＷＲ ＯＩおよびＨＡＷＲＯ４が真となり、ストリングテーブルからのＰＣＯＤＥおよ び５ＢＣＯＤＥの読出しをイネーブルする。
また、第１２図において、ＨＳＣＷＲＴはＦＦ１２０４のセット、リセットを制 御する。ＦＦの出力はドライバ１２０６に入力され、信号ＨＡＷＲＯ２およびＨ ＡＷＲＯ３の発生を制御する。第７図において、ＨＡＷＲＯ２およびＨＡＷＲＯ ３はストリングテーブルの５ＣＯＤＥの読み書きを制御する。ＨＳＣＷＲＴがＦ Ｆ１２０４をセコンドすれば読み出しが行われ、ＨＳＣＷＲＴがＦＦをリセット すれば書き込みが行われる。ＦＦＩ２０２およびＦＦ１２０４は各ＣＬＫ４でク リア（セット）される。ストリングテーブルの読み出し、書き込みはＣＬＫ２お よびＣＬＫ４の間（ＦＦ１２０２およびＦＦ１２０４がセット／リセットされる 間隔）に行われる。
ＰＬＡ１００２は信号ＨＯＬＣ，Ｈ８ＬＣ１８よびＨＰＬＣｌを出力し、ＬＩＦ Ｏメモリ９１２をアドレス指定するレングスカウンタ９２２を制御する。Ｈ３Ｌ ＣＩ、ＨＰＬＣＩおよびＨＯＬＣはラッチレジスタ１００８に入力され、リード １０２１．１０２３および１２０５に信号ＨＳＬＣＬＣＩ、Ｈ３ＬＰＬＣＩおよ びＨＳＬＯＬＣを生成する。これらの信号はＣＬＫｌでレジスタ１００８にラッ チされる。第１１図において、Ｈ５ＬＳＬＣＩはＮＡＮＤ１１１６を、Ｈ３ＬＰ ＬＣＩはＮＡＮＤｌｌｌｏを、ＨＳＬＯＬＣはＮＡＮＤ１１０８を夫々イネーブ ルする。これらのＮＡＮＤは全て信号ＣＬＫ１を受ける。
ＨＳＬＯＬＣが真であれば、ＣＬＫＩによりＮＡＮＤ　１１０８はリード１１０ ３にＬＰＲＥＳＥＴを出力し、第９図において、この信号はレングスカウンタ９ ２２内にゼロカウントをロードする。Ｈ３ＬＳＬＣＩが真であれば、ＣＬＫＩに より、ＮＡＮＤＩ　１１６はリード１１０１にＨＬＩＦＯＤＥＣＲを出力し、第 ９図において、この信号はレングスカウンタ９２２のカウントをディクリメント する。Ｈ３ＬＰＬＣＩが真であれば、ＣＬＫＩにより、ＮＡＮＤＩＩＩＯはリー ド１１０９にＨＬ　Ｉ　ＦＯＩ　ＮＣＲを出力し、第９図において、この信号は カウンタのカウントをインクリメントする。
ＰＬＡ１００２は信号ＨＬＷＲを出力し、ＬＩＦＯメモリ９１２に対する読み書 きを制御する。ＬＬＷＲがアクティブ（偽）であれば書き込みが行われる。ＨＬ ＷＲが真であればＬＩＦＯメモリはＭＵＸ９１０へ読み出される。ＨＬＷＲはレ ジスタ１００６に入力され、ＣＬＫｌでレジスタ１００６にクロックされる。こ のときレジスタはリード１００５にＨＬ　Ｉ　Ｆ　Ｏを出力する。第１１図にお いて、ＨＬＩＦＯが偽であれば、それはＣＬＫ３でＦＦ１１１８をクリアし、Ｈ ＬＩＦＯが真であれば、それはＦＦをセットする。ＦＦはリード１１１１に信号 ＨＬＩＦＯＷＲを出力する。ＨＬＩＦＯＷＲが真であればＬＩＦＯメモリは読み 出し可であり、ＨＬＩＦＯＷＲが偽であれば、ＬＩＦＯメモリは書き込み可であ る。１サイクル期間中のＨＬＷＲの状態が次サイクル期間中のメモリ９１２に対 する読み書きを制御するようにタイミングがとられる。
ＰＬＡ１００２はチャンネルチョッパ１００とＣ／Ｄコントロールとの間および バッファチョッパ１０４とＣ／Ｄコントロールとの間のデータ転送を制御するた めのハンドシェーク信号を出力する。圧縮の間、ＰＬＡ１００２はＣ／Ｄコント ロールがＤ９ＩＮバス２１１に出力された１バイトデータを受ける度毎に信号Ｈ Ｄ９ＡＣＫを出力する。該信号はレジスタ１００６に入力され、ＣＬＫＩでその レジスタに入れられる。このレジスタは信号ＨＤ９ＡＣＫ１を出力し、この信号 はリード１００７を介してチャネンルチョツバに伝送される。
復元の間、ＨＤ９ＡＣＫが真となったときは、レジスタ１００６により出力され た信号ＨＤ９ＡＣＫ１は偽である。ＨＤ９ＡＣＫ１は９７４で反転され、ＡＮＤ ９７０をイネーブルし、ＣＬＫ４でＦＦ９７２をセットする出力信号を出力させ る。
ＦＦの出力はチャンネルショッパ１００への伝送のために、レジスタ９１６への 次の１バイトデータをクロック入力する・ＨＤ９ＡＣＫが真となった後の最初の ＣＬＫＩでレジスタ１００６へゲート入力される。ＨＤ９ＡＣＫは真となり・９ ７４で反転され、ＡＮＤ１１２０を阻止する。ＨＤ９ＡＣＫ１もまたリード１０ ０７を介してチャンネルチョッパｌＯＯに伝送され、１バイトのデータかに９０ ＵＴバスにあり、チャンネルチョッパがそれを受け取れることを伝える。
ＰＬＡ１００２は、伸張動作の間、信号ＨＤ９ＴＥＲＭを出力し、チャンネルチ ョッパ１００に対して最後のワードがチャネンルチョツパ１００へ伝送されたこ とを示す。この信号はＣＬＫｌでレジスタ１００６へゲートされ、リード１００ ９を介してチャンネルチョッパへ伝送させるＨＤ９ＴＥＲＭ１を生成する。
ＰＬＡ１００２は、圧縮動作の間、信号ＨＤｌ　２ＡＣＫを出力し、バッファチ ョッパ１０４に対してＣ／Ｄコントロールがバッファチョッパへの転送するため のストリングコードなもっていることを示す。伸張動作の間は、その信号はＣ／ Ｄコントロールがバッファチョッパから他のストリングコードな受ける準備がで きていることを示す。ＨＤｌ　２ＡＣＫはＣＬＫｌでレジスタｌ　００６にゲー ト入力され、このレジスタはバッファチョッパに知らせるために、リード１０１ １にＨＤｌ　２ＡＣＫｌを出力する。
ＰＬＡ１００２は、圧縮動作の間、信号ＨＤ１２ＴＥＲＭを出力し、バッファチ ョッパに対してＣ／Ｄコントロールが最後のストリングコードな送ったことを示 す。ＨＤｌ　２ＴＥＲＭはＣＬＫＩでレジスタ１００６にゲート入力され、この レジスタはバッファチョッパに知らせるためにリード１００１にＨＤＩ２ＴＥＲ Ｍ１を出力する。
Ｃ／Ｄ論理部により行われる処理はＰＬＡ１０００〜１００３によりとられる様 々なステートについて以下のように要約される。不必要な繰り返しを避けるため に、信号の入出力は定義されているが、結果の処理については各信号の機能を追 うことなく要約されている。アクティブとなった各ＰＬＡの出力信号によってど の処理が制御されるかを決めるためには上記の記載が参照され得る。なお、この ことに関し、ＨＰＣ３ＢＷＲおよびＨＳＣＷＲは、アクティブのときはストリン グテーブル７００の書込みを制御し、ＨＬＷＲがアクティブのときは、ＬＩＦＯ メモリ９１２の書込みを制御する。これらの信号がアクティブでなければ、スト リングテーブルおよびＬＩＦＯメモリ９１２において読出し動作が行われる。
Ｃ／Ｄコントロール圧縮論理ステート ステート００．カウンタ１００４およびＦＦｌ１００がリセットされると、ＰＬ Ａ１０００〜１００３への入力Ｃ３Ｏ３〜００は全て偽であり、論理はステート ＯＯにある。ＰＬＡからのアクティブな出力はサブブロックカウンタ８１２にゼ ロカウントを格納するＬＯ３ＢＣ、コードカウンタ８０８にゼロカウントを格納 するＨＰＥＣＣｌ及びＨＰＣ３ＢＷＲ，ＨＳＣＷＲおよびＨＣＥＰＳＴＲである 。ＨＰ　ＣＳ　ＢＷＲおよびＨＳＣＷＲはストリングテーブル７００の読出し制 御のためにＣＬＫ　１でレジスタにセットされる。ＨＣＥＰＳＴＲによりカウン タ１００４はステート０１を設定するためにインクリメントされる。
ステート０１．初期化ステートである。該ステートは繰り返され、各繰り返しの 際にストリングテーブル７００の一領域がクリアされる。ＰＬＡのアクティブ出 力は、ＭＵＸ８０２を通ってアドレスレジスタ８０４へ行（コードカウンタ８０ ８（このときはゼロ）の内容をゲートするＨＡＲＭＵＸＳＯ１およびＨＡＲＭＵ ＸＳＯＯと、コードカウンタ８０８のインクリメントを可能とするＨＣＥＰＣＣ と、ストリングテーブルへの書込みを制御するＨＰＣ３ＢＷＲおよびＨＳＣＷＲ である。ＨＰＣ３ＢＷＲおよびＨＳＣＷＲがアクティブ（ＬＯＷ）であれば、サ ブブロックカウンタ８０４、コードレジスタ９０２およびキャラクタレジスタ９ ００内容、それらはすべて空であるが、をアドレスＯに書き込む動作が行われる 。
論理ステートはコードカウンタ８０８がカウント４０９２になるまでステートＯ １にとどまる。各サイクルにおいて、コードカウンタのカウントはアドレス指定 された領域をクリアするためにストリングテーブルをアドレス指定するのに用い られ、そのカウントはイクリメントされる。アドレス４０９１がクリアされるサ イクルでは、カウンタ８０８のカウントは４０９２となる。これはＮＡＮＤ９６ ０により検出され、このＮＡＮＤ９６０はリード９６１を介してＰＬＡ１００Ｏ 〜１００３に信号Ｌ４０９２を出力する。これによりＰＬＡは、ＦＦｌ１００を クリアし、カウンタ１００４をステート０９ヘセツトするために、信号ＨＮＳＯ Ｏ％ＨＮＳＯ３およびＨＰＥＳＴＲをアクＲＭＵＸＳＯＩおよびＨＡＲＭＵＸＯ Ｏを出力し、アドレスレジスタ８０４へ次のアドレス（４０９２）を書き込み、 領域４０９２のアドレス指定とクリアを行う。信号ＨＣＥＰＣ（：：はアクティ ブとなり、コードカウンタ８０８を４０９３のカウントにインクリメントする。
ＨＰ　ＣＳ　ＢＷＲおよびＨＳＣＷＲはアクティブとなり、ストリングテーブル への書き込みを制御する。ＨＣＥＰＳＴＲはアクティブとされ、その結果カウン タ１００４のカウントはインクリメントされ得、これによりステートＯＡを決定 する。
ステートＯＡ、ステートＯＡにおいて、信号ＨＡＲＭＵＸＳＯ１およびＨＡＲＭ ＵＸＳＯＯはアクティブとされ、ＭＵＸ８０２を介してアドレス４０９３をアド レスレジスタ８０４にゲート入力し、領域４０９３のアドレス指定とクリアを行 う。ＨＣＥＰＣＣはアクティブとなり、コードカウンタ８０８のカウントを４０ ９４にインクリメントする。ＨＰＣ３ＢＷＲおよびＨ３ＣＷＲは再びアクティブ とされ、ストリングテーブルへの書き込みを制御する。ＨＣＥＰＳＴＲはアクテ ィブとされ、カウンタ１００４はインクリメントされ、これによりステートＯＢ を決定する。
ステートＯＢ、ステートＯＢにおいて、信号ＨＡＲＭＵＸＳ０１およびＨＡＲＭ ＵＸＳＯＯはアクティブとなり、ＭＵＸ８０２を介してアドレスレジスタ８０４ にアドレス４０９４が入力され、領域４０９４のアドレス指定とクリアを行う。
ＨＣＥＰＣＣはアクティブとなり、コードカウンタ８０８は４０９５にインクリ メントされる。ＨＰＣ３ＢＷＲおよびＨ５ＣＷＲはアクティブとされ、ストリン グテーブル７００への書き込みを制御する。ＨＣＥＰＳＴＲはアクティブとされ 、カウンタ１００４のカウントＣへの加算を制御し、これによりステートＯＣを 決定する。
ステートＯＣ，ステートＯＣにおいて、ＨＡＲＭＵＸＳＯＩおよびＨＡＲＭＵＸ ＳＯＯはアクティブとされ、コードカウンタ８０８からのアドレスをＭＵＸ　８ ０２を介してアドレスレジスタ８０４に入力し、領域４０９５のアドレス指定と クリアを行う。ＨＣＥＰＣＣはアクティブとされ、コードカウンタ８０８はゼロ にインクリメントされる。ＨＰＣ３ＢＷＲおよびＨ３ＣＷＲはストリングテーブ ルへ書き込むためにアクティブとされる。ＨＰＥＳＴＲおよびＨＮＳＯＩはアク ティブとされ、ＦＦｌ１００をクリアせしめ、カウンタ１００４に値２をロード せしめ、これによりステート０２を決定する。
ステート０２．ステート０２は、ＰＬＡが開始信号を受けるまでＣ／Ｄコントロ ールがとどまる待機ステートである。この開始信号は、圧縮動作の間、チャンネ ルチョッパ１００がＤ９ＩＮバス２１１に１バイトデータを出力したときに真と されるリード４１３の信号ＨＤ９ＲＤＹか、または伸張動作の間、バッファチョ ッパ１０４がＤＩ　２　ＩＮバス１３０９に１バイトデータを出力したときに真 とされるリード１５０９の信号ＨＤＩ２ＲＤＹである。
まず、圧縮動作が行われているとする。ＨＤ９ＲＤＹが偽であるかぎり、ＰＬＡ １００Ｏ〜１００３からのアクティブ出力はない。ＨＤ９ＲＤＹが真となると、 ＰＬＡはＨＤｌ　２ＡＣＫをアクティブとし、その結果、ＨＤ１２ＡＣＫ１はバ ッファチョッパ１０４へ送られる。バッファチョッパはリード１５０９の信号Ｈ Ｄ１２ＲＤＹを真とすることにより応答する。ＨＰＥＳＴＲ，ＨＮＳＯ４および ＨＮＳＯＩがアクティブとされ、ステート１２へ進む。
ステート１２．このステートは１ブロツクの開始を制御する。ＨＣＨＭＵＸＳＯ ＯｌＨＣＨＭＵＸＳＯＩおよびＨＣＨＣＯＮＴＲはアクティブとされ、ＭＵＸ９ １０を介してＤ９ＩＮバス２１１のデータキャラクタバイトをキャラクタレジス タ９００にクロックインする。ＨＯＬＣはレングスカウンタ９２２をゼロにリセ ットするためにアクティブとされる。ＨＤ９ＡＣＫはアクティブとされ、その結 果、ＨＤ９ＡＣＫ１はＤ９ＩＮバスのデータバイトが受けとられたという信号と してチャネンルチョツパ１００へ送られる。ＨＣＥＰＳＴＲはアクティブとされ 、カウンタ１００４が３にインクリメントされ、これによりステート１３を決定 する。
ステート１３．チャンネルチョッパ１００がＤ９ＩＮバスに次のデータバイトを 出力し、信号ＨＤ９ＲＤＹ　（Ｄ９ＥＮＤを偽として）をたてると、ＰＬＡ１０ ０Ｏ〜１００３は信号ＨＣＨＭＵＸＳＯＩ、ＨＣＨＭＵＸＳＯＯおよびＦ（ＣＲ ＭＵＸＳＯｌを出力し、ＭＵＸ９０４を介してキャラクタレジスタ９００からの 第１のデータバイトをゲート入力し、ＭＵＸ９１０を介してＤ９ＩＮバスからの 第２のデータバイトをゲート入力する。ＨＣＯＮＴＲはアクティブとなり、第１ のデータバイトをコードレジスタ９０２にクロック入力し、第２のデータバイト をキャラクタレジスタ９０４にクロック入力するＨＣＨＣＬＫを出力する。
ＨＰＣ５，ＢＷＲおよびＨ３ＣＷＲはアクティブではなく、かつアドレスレジス タ８０４はクリアされているので、ストリングテーブル７００から領域Ｏが読み 出され、この領域からのストリングカウントはハツシュ回路８００ａに入力され る。第２のデータバイトもまたハツシュ回路８００ａに入力される。ＨＡＲＭＵ ＸＳＯＯはアクティブとなり、ストリングテーブルからの読み出しのための次の アドレスとして供すべく、ＭＵＸ８０２を介してハツシュ回路８００ａの出力を アドレスレジスタ８０４にゲート入力する。
Ｈ３ＢＣＩはアクティブとなり、サブブロックカウンタ８１２をインクリメント する。ＨＰＥＣＣおよびＨＣＥＰＣＣはアクティブとなり、値５１２　（１６進 で２００）をコードカウンタ８０８にロードする。ＨＤ９ＡＣＫはアクティブと なり、ＨＤ９ＡＣＫ１がＤ９ＩＮバスのデータバイトが受けとられたことの通知 としてチャンネルチョッパに送り返される。
ＨＰＥＳＴＲ，ＨＮＳＯ４およびＨＮＳＯ３はアクティブとなり、次のステート は１８となる。
ステート１３において、ＨＤ１２ＲＤＹおよびＨＤ９ＥＮＤが真であれば、ＨＣ ＲＭＵＸＳＯｌおよびＨＣＨＣＯＮＴＲはアクティブとされ、キャラクタレジス タ９００の出力をコードレジスタ、９０２にゲート入力する。ＨＤ１２ＡＣＫは アクティブとされ、バッファチョッパ１０４にストリングコードがＤ１２ＯＵＴ バス９３３にあることを知らせるＨＤ１２ＡＣＫ１を送る。ＨＰＥＳＴＲ，ＨＮ ＳＯ４，ＨＮＳＯ２およびＨＮＳＯＯはアクティブとされ、論理は終了ステート １５へ進む。
〜ｃｓｏｏがステート１８を決定するかぎり、ＰＬＡへの他の入力はＰＬＡから の出力に影響を与えない。ステート１８は第１のハツシュプローブステートであ る。このステートにおいて、前のステートの間にＭＵＸ８０２を介してゲート入 力されたハツシュアドレスは、ハツシュアドレスからの５ＢＣＯＤＥ。
ＰＣＯＤＥおよび５ＣＯＤＥを読み出すために、ストリングテーブルをアドレス 指定するのに用いられる。比較器８００は５ＢＣＯＤＥとサブブロックカウンタ ８１２の出力を比較し、両者が一致すれば信号ＬＳＢＳＢＣをＰＬＡ１００Ｏ〜 １００３に入力する。比較器９０６はＰＣＯＤＥとコードレジスタ９０２の内容 を比較し、両者が一致すれば、信号ＬＰＣＣＲをＰＬＡに人力する。
ＨＰＬＣＩはアクティブとなり、レングスカウンタ９２２をインクリメントし、 ＨＣＥＰＳＴＲはアクティブとなり、これによりステート１９を決定する。
ステート１９．ステート１９は第１のハツシュテストステートである。ＰＬＡＩ ｏｏｏ−１００３からの出力は比較器８０６および９０６でのサブブロックカウ ンタ８１２およびコードレジスタ９０２との５ＢＣＫＯＤＥおよびＰＣＯＤＨの 比較結果に依存する。これらの比較器は信号ＬＳＢ、ＳＢＣおよびＬＰＣＣＲを 出力する。
まず、一致しくＬＳＢＳＢＣおよびＬＰＣＣＲが真）、チャネルチョッパ１００ からくるキャラクタがない（ＨＤ９ＥＮＤが真）とする。ＨＣＲＭＵＸＳＯＯお よびＨＣＨＣＯＮＴＲはらの５ＣＯＤＥをコードレジスタ９０２にゲート入力す る。ＨＰＥＳＴＲ，ＨＮｓｏ４およびＨ３ＮＯ２はアクティブとなり、カウンタ １００４およびＦＦｌ１００は１４にセットされる。論理はブロック終了ステー ト１４に進む。
一致しなければ、（ＬＳＢＳＥＣが真で、ＬＰＧＣＲが偽であれば）、ＨＡＲＭ ＵＸＳＯ２はアクティブとなり、ＭＵＸ８０２を介してアドレスレジスタ８０４ にハツシュ回路８００Ｃの出力をゲート入力する。ＨＣＥＰＳＴＲはアクティブ となり、カウンタ１００４をインクリメントする。このようにしてステートＩＡ を決定する。論理は次の述べる第２のハツシュプローブステートＩＡに進む。
空の領域が見つかり（ＬＳＢＳＥＣが偽であり）、それがストリングの終わり（ ＬＬＣＯが偽）でなければ、テーブルへの入力が行われる。ＨＰＣ３ＢＷＲおよ びＨ３ＣＷＲはアクティブとなり、ストリングテーブルにコードレジスタ９０２ 、コードカウンタ８０８およびサブブロックカウンタ８１２の内容を書き込む。
さらにＨＤ１２ＲＤＹが真であれば、ＨＤ　１２ＡＣＫおよびＨＯＬＣはアクテ ィブとなり、レングスカウンタ９２２をクリアし、Ｄ１２ＯＵＴバスがサンプル されるべきコードレジスタ９０２からの出力キャラクタを送っていることを知ら せるために、バッファチョッパにＤＩ　２ＡＣＫ１信号を送る。
ＨＰＥＳＴＲ，ＨＮＳＯ４、ＨＮＳＯ２およびＨＮＳＯＩはアクティブとなり、 次の論理はストリング終了ステート１６となろる。ＬＬＣＯが真である以外は人 力条件が同一であれば、ＨＰＣ３ＢＷＲおよびＨ３ＣＷＲがストリングテーブル へ書き込ましめるためにアクティブとはならない以外、同じ動作が行われる。
一致して（ＬＳＢＳＢＣおよびＬＰＣＣＲが共に真であり）、さらに処理される べきキャラクタがなければ（ＨＤ９ＲＤＹが真で、ＨＤ９ＥＮＤが偽であれば） 　、ＨＡＲＭＵＸＳＯｌはアクティブとなり、ＭＵＸ　８０２を介してアドレス レジスタ８０４ヘハツシュ回路８００ｂの出力をゲート入力する。ＨＣＲＭＵＸ ＳＯＯ，ＨＣＨＭＵＸＳＯＩ、ＨＣＨＭＵＸＳＯＯおよびＣＨＣＯＮＴＲは全て アクティブとなり、ＭＵＸ９１０を介してＤ９ＩＮバスのキャラクタをキャラク タレジスタ９００に、そしてＭＣＣ０ＤＥバスからの５ＣＯＤＥをコードレジス タ９０２にゲート入力する。ＨＤ９ＡＣＫはアクティブとなしてＨＤ９ＡＣＫ１ がチャンネルチョッパに送り返される。ＨＰＥＳＴＲ，ＨＮＳＯ４およびＨＮＳ Ｏ３はアクティブとなり、次のステートは再びステート１８の第１のハツシュブ ローブートである。第１のハツシュテストステート１９の間に一致しなければ、 ステート１９からこのステートに遷移する。８００Ｃからのハツシュアドレスは 、ステート１８に関連して説明したように、５ＢＣＯＤＥ、ＰＣＯＤＥおよび５ ＣＯＤＥを読み出し、比較信号ＬＳＢＳＢＣおよびＬＰＧＣＲを出力するために ストリングテーブルをアドレス指定するのに用いられる。レングスカウンタ９２ ２はインクリメントされない。ＨＣＥＰＳＴＲはカウンタ１００４をインクリメ ントして、次のステートＩＢとなるようにアクティブとなる。
ステートＩＢ、これは第２のハツシュテストステートである。同じ信号が発生さ れて、ステート１９について上述したような全く同じ動作が行われる。しかし、 一致がない場合には（ＬＰＣＣＲが偽であれば）カウント１００４のインクリメ ントにより次のステートはＩＣとなる。
ステートＩＣ，これは第３のハツシュプローブステートである。ステートＩＢに おいて展開されたハツシュアドレスがストリングテーブルをアドレス指定するの に用いられることを除いてステート１と全（同じことが実行される。またカウン タ１００４がインクリメントされると、それにより次にステートはＩＤとなる。
ステートＩ　Ｄ、ステートＩＤは第３のハツシュテストステートである。ステー トＩＤにおいて行われる動作はステート１９およびＩＢにおいて行われるものと 同じである。しかし、一致しない場合（ＬＳＢＳＢＣが真であり、ＬＰＣＣＲが 偽である）については、カウンタ１００４のインクリメントにより、次のステー トはＩＥとなる。
ステートＩＥ、ステートｌＡおよびＩＣと全く同じ動作がステートＩＥにおいて 行われる。唯一の違いはハツシュアドレスがステートＩＤにおいて展開されたも のであるということである。カウンタ１００４のインクリメントにより、次のス テートはＩＦとなる。
ステートＩＦ、アドレス指定された領域が満杯であり（ＬＳＢＳＢＣが真であり ）、一致せず（ＬＰＣＣＲが偽であり）、かつバッファチョッパ１０４が１ワー ドを受ける準備ができていれば（ＨＤ１２ＲＤＹが真であれば）、ＨＤ１２ＡＣ Ｋはアクティブとされ、Ｄｌ　２ＡＣＫ１が別のワードが、（コードレジスタ９ ０２の）Ｄ１２０ＵＴバスに準備できていることを知らせろためにバッファチョ ッパに送られる。ＨＯＬＣはレングスカウンタ９２２をクリアするためにアクテ ィブとなる。ＨＰＥＳＴＲ，ＨＮＳＯ４、ＨＮＳＯ２およびＨＮＳＯＩはアクテ ィブとなり、ＦＦｌ１００およびカウンタ１００４は１６にセットされる。
アドレス指定された領域が空であり（ＬＳＢＳＢＣが偽であり）、かつそれが１ つのストリングの終わりでなく　（ＬＬＣＯが偽であり）、かつチャンネルチョ ッパが別のワードを受ける準備かできていれば（ＨＤＩ２ＲＤＹ）　、ＨＰＣ３ ＢＷＲおよびＨ３ＣＷＲはアクティブとされ、ストリングテーブルへの書き込み が行われる。ＨＰＥＳＴＲ，ＨＮＳＯ４、ＨＮＳＯ２およびＨＮＳＯＩはアクテ ィブとなり、ＦＦｌ１００およびカウンタ１００４は１６にセットされる。
アドレス指定された領域が空であり（ＬＳＢＳＢＣが偽であり）、かつバッファ チョッパが別のワードを受ける準備ができティれば（ＨＤ１２ＲＤＹが真−ｃ− アれＣｆ）、ＨＤ１２ＡＣＫはアクティブとなり、バッファチョッパ１０４に１ ワードがＤ１２ＯＵＴバス９３３にあることを知らせ、またＨＯＬＣはアクティ ブとなり、レングスカウンタ９２２をクリアする。ＨＰＥＳＴＲ，ＨＮＳＯ４、 ＨＮ３０２ｇよびＨＮＳＯＩはアクティブとなり、ＦＦｌ１００およびカウンタ ｌ　００４はステート１６を表わすためにセラ１〜される。
アドレス指定された領域が空でなく　（ＬＳＢＳＢＣが真であり）、一致しくＬ ＰＣＣＲが真であり）、チャンネルチョッパ１００が送るべき別のワードを有し くＨＤ９ＲＤＹが真）でいるが、終了ステートを示していなければ（ＬＤ９ＥＮ Ｄ）、ＨＡＲＭＵＸＳＯＩはアクティブとなり、アドレスハツシュ回路８００ａ の出力をＭＵＸ　８０２を介してアドレスレジスタ８０４にゲート入力する。Ｈ ＣＲＭＵＸＳＯＯはＭＵＸ９０４を介して５ＣＯＤＥを通すてためにアクティブ となり、ＨＣＨＭＵＸＳＯＩおよびＨＣＨＭＵＸＳＯＯはＭＵＸ９１０を介して Ｄ９ＩＮバスのワードを通すためにアクティブとなる。ＨＣＨＣＯＮＴＲはＭＵ Ｘ　９０４および９１０の出力をレジスタ９０２および９００にクロック入力す るためにアクティブとなる。
ＨＤ９ＡＣＫはアクティブとなり、ＨＤ９ＡＣＫ１がチャンネルチョッパ１００ に送り返される。ＨＰＥＳＴＲ，ＨＮＳＯ４およびＨＮＳＯ３はアクティブとな り、次のステートは第１のハツシュプローブステート１８となる。
アドレス指定された領域が満杯であり（ＬＳＢＳＢＣが真であり）、一致しくＬ ＰＣＣＲが真であり）、かつチャンネルチョッパが終了を知らせていれば（ＨＤ ９ＥＮＤが真）、ＨＣＲＭＵＸＳＯＯおよびＨＣＨＣＯＮＴＲはＭＣＣ０ＤＥか らの５ＣＯＤＥをＭＵＸ　９０４を介してコードレジスタ９０２にゲート入力す るためにアクティブとなる。ＨＰＥＳＴＲ，ＨＮＳＯ４およびＨＮＳＯ２は真と なり、ＦＦｌ１００およびカウンタ１００４は次のステートとしてブロック終了 ステート１４を指定する。
ステート１６．ステート１６はストリング終了ステートである。ＨＤ９ＲＤＹが 真であり、ＨＤ９ＥＮＤが偽であり、かつＬ４０９２が偽であれば、ＨＡＲＭＵ ＸＳＯＯはアドレスハツシュ回路８００ａの出力をＭＵＸ８０２を介してアドレ スレジスタ８０４にゲート入力するためにアクティブとなる。ＨＣＨＭＵＸＳＯ Ｉアクティブとなり、キャラクタレジスタ９００のる。ＨＣＨＭＵＸＳＯｌ及び ＨＣＨＭＵＸＳＯＯはＤ９１ＮバスのワードをＭＵＸ９１０を介してキャラクタ レジスタ９００にゲート入力するためにアクティブとなる。ＨＣＨＣＯＮＴＲは ＭＵＸ９０４および９１０の出力をレジスタ９０２および９００に各々クロック 入力するためにアクティブとなる。ＩＣＥＰＣＣはストリングコードカウンタ８ １２のカウントをインクリメントするためにアクティブとなる。ＨＤ９ＡＣＫは アクティブとなり、Ｄ９ＩＮバスのワードが受けとられたことを知らせるために 、ＨＤ９ＡＣＫ１がチャンネルチョッパに送り返される。ＨＯＬＣはレングスカ ウンタ９２２をクリアするためにアクティブとなる。ＨＰＥＳＴＲ，ＨＮＳＯ４ およびＨＮＳＯ３はアクティブとなり、論理は第１のハツシュプローブステート １８へ進む。
ＨＤ９ＲＤＹおよびＨＤ１２ＲＤＹが真であり、ＨＤ９ＥＮＤが偽であり、かつ コードカウンタがＦＦＥというカウントをもついれば（Ｌ４０９２が真であれば ）、ＨＯＬＣはレングスカウンタ９２２をクリアするためにアクティブとなる。
ＨＰＥＳＴＲ，Ｈ２ＳＯ４、ＨＮＳＯｌおよびＨＮＳＯＯはアクティブとなり、 論理はサブブロック開始ステート１３へ進む。
チャンネルチョッパ１００がＨＤ９ＥＮＤをたて、バッファチョッパ１０４が信 号ＨＤ１２ＲＤＹをたてると、ＨＣＲＭＵｘｓｏｉおよびＨＣＨＣＯＮＴＲはキ ャラクタ、レジスタ９００の出力をＭＵＸ　９０４を介してコードレジスタ９０ ２に転送するためにアクティブとなる。ＨＤｌ　２Ａｃｆ＜はアクティブとなり 、バッファチョッパ１０４に別のワードがＤ１２０１ＪＴバス９３３にあること を知らせるためにＨＤ１２ＡＣＫ１を立てる。ＨＰＥＳＴＲ，ＨＮＳＯ４、ＨＮ ＳＯ２およびＨＮＳＯＯは次のステートとして終了ステート１５を指定するため にアク１０４が信号ＨＤ１２ＲＤＹをたてるのを待つ。そしてＨＤＩ２ＡＣＫが 真となると、）ｆＤｌ　２ＡＣＫ１はバッファチョッパに送られ、バッファチョ ッパはストリングコードレジスタ９０２にあると共に、ＤＩ２ＯＵＴバス９３３ にあるワードをサンプルする。ＨＣＥＰＳＴＲはインクリメントされ、終了ステ ート１５が次のステートとして指定される。
ステート１５．ステート１５においては、バッファチョッパ１０４が信号ＨＤ１ ２ＲＤＹをたてるのを待つ。ＨＤ１２ＴＥＲＭはアクティブとされ、ＨＤ１２Ｔ ＥＲＭ１が動作の終了を知らせるために、バッファチョッパへ送られる。ＨＰＥ ＳＴＲはアクティブとなるが、ＨＮＳＯ４〜ＨＮＳＯＯＪｉアクティブトナなら ないので、ＦＦｌ１００およびカウンタ１００４は次のステートとしてステート ＯＯを指定するためにクリアされる。
Ｃ／Ｄコントロール伸張論理ステート 伸張動作に先立つＣ／Ｄコントロールの初期化は圧縮動作についてのものと全く 同じである。すなわちステート００、Ｏｌ、０９、ＯＡ、ＯＢ、およびＯＣが実 行され、上述のように待機ステート０２へと遷移する。
ステート０２．ステート０２では、バッファチョッパ１０４がリード１５０９に ＨＤ１２ＲＤＹをたて、かつリード４１３を介してＰＬＡに入力される信号ＨＤ ９ＲＤＹが偽となるのを待つ。ＨＤ１２ＲＤＹはバッファチョッパがＤＩ２ＩＮ バス１３０９に１２ビツトワードな出力したことを知らせる。ＨＤ９ＡＣＫはア クティブとなり、ＨＤ９ＡＣＫ１がリード１００７を介してチャンネルチョッパ １００に送られる。これはＨＤ９ＲＤＹをたてるために出される偽の通知である 。チャンネルチョッパはリード４１３にＨＤ９ＲＤＹをたてることにより応答す る。ＨＰＥＳＴＲおよびＨＮＳＯ２は次のステートとしてステート０４を指定す るためにアクティブとなる。
ステート０４．ステート０４においてＨＤ１２ＲＤＹが真となると、ＨＡＲＭＵ ＸＳＯ２、ＨＡＲＭＵＸＯ１およびＨＡＲＭＵＸＳＯＯはアクティブとなり、Ｄ Ｉ２ＩＮバス１３０９のワードをＭＵＸ　８０２を介してアドレスレジスタ８０ ４に通す。ＨＤｌ　２ＡＣＫはアクティブとなり、ＤＩ２ＩＮバスのワードが受 けられたという通知として、バッファチョッパにＨＤｌ　２ＡＣＫ１を送る。Ｄ １２ＩＮバスのワードがＦＦＣ−ＦＦＦの特別なキャラクタの１つであれば、リ ード８０９の信号ＬＴＨＲＯＴは真になり、ＰＬＡ１００３はアクティブな出力 は出さない。このように、有効なデータキャラクタがＤ１２ＩＮバスに現われる まで、ステート０４は繰り返される。このとき、ＬＴＨＲＯＴは偽となり、ＰＬ ＡＩＯ０３はＨＣＥＰＳＴＲを出力して、カウンタ１００４はステート０５を指 定するためにインクリメントされる。
ステート０５．ステート０５において、ＨＣＲＭＵＸＳＯｌおよびＨＣＲＭＵＸ ＳＯＯはアクティブとなり、アドレスレジスタ８０４の出力をＭＵＸ９０４を介 してコードレジスタ９０２にゲート入力する。またＨＣＨＭＵＸＳＯＯはアクテ ィブとなり、アドレスレジスタの出力をＭＵＸ９１０を介してキャラクタレジス タ９００にゲート入力する。ＨＣＨＣＯＮＴＲはアクティブとなり、ＭＵＸ９０ ４および９１０の出力がコードレジスタ９０２およびキャラクタレジスタ９００ にクロック入力される。ＨＰＥＣＣおよびＨＣＥＰＣＣはアクティブとなり、コ ードカウンタ８１２を５１２にセットする。ＨＯＬＣはレングスカウンタ９２２ をクリアするためにアクティブとなる。ＨＣＥＰＳＴＲはアクティブとなり、カ ウンタ１００４は６にインクリメントされる。
的な書き込みのための準備を行う。ＨＡＲＭＵＸＳｌおよびＡＲＭＵＸＳＯＯは コードカウンタ８０８の出力をＭＵＸ８０２を介してアドレスレジスタ８０４に ゲート入力するためにアクティブとなる。ＨＰＣ３ＢＷＲおよびＨ３ＣＷＲはア クティブとされ、キャラクタレジスタ９００およびコードレジスタ９０２の内容 を指定された領域のストリングコードおよびプレフィックスコード部分に書き込 むための書き込み動作が行われる。
ＨＣＥＰＳＴＲはカウンタ１００４をステート７にインクリメントするためにア クティブとなる。
ステート０７．ステート０７は出力キャラクタループである。レングスカウンタ ９２２のカウント値がゼロでなく　（ＬＬＣＯが偽であり）、かつＨＤ９ＲＤＹ が真であり、かつＨＤ９ＥＮＤが偽であれば、ＨＣＨＭＵＸＳＯｌおよびＨＣＨ ＣＯＮＴＲはアクティブとなり、メモリ９１２から読み出されたキャラクタをＭ ＵＸ９１０を介してキャラクタレジスタ９００に通す。Ｈ３ＬＣＩおよびＨＤ９ ＡＣＫはアクティブとなり、レングスカウンタ９２２をデイクレメントし、キャ ラクタレジスタ９００のキャラクタを出力レジスタ９１６にクロック入力し、Ｈ Ｄ９ＡＣＫ１をリード１００７を介してチャンネルチョッパｉｏｏへ送り、１ワ ードがＤ９０ＵＴバス９２０に出力されたことを示す。
ＨＤ１２ＥＮＤが真となれば、ＨＤ　９　Ｔ　Ｅ　Ｒ′Ｎｉはアクティブとされ 、ＨＤ９ＴＥＲＭ１が伸張の終了を知らせるためにチャンネルチョッパｌＯＯへ 送られる。同時に、ＨＰＥＳＴＲがアクティブされ、ＦＦｌ１００およびカウン タ１００４をクリアし、これにより次のステートとしてステートＯＯを指定する 。
ＬＬＧＯ，ＨＤ９ＲＤＹおよびＨＤ１２ＲＤＹが全て真であり、ＨＤ９ＥＮＤ、 ＨＤ１２ＥＮＤおよびＬＴＨＲＯＴが偽であれば、ＨＡＲＭＵＸＳＯ２、ＨＡＲ ＭＵＸＳＯｌおよびＨＡＲＭＵＸＳＯＯはアクティブになり、ＤＩ２ＩＮバスの ワードをＭＵＸ８０２を介してアドレスレジスタ８０４にゲート入力する。ＨＤ ｌ　２ＡＣＫはアクティブとされ、他のワードを受ける準備ができていることを 知らせるＨＤ１２ＡＣＫ１をバッファチョッパに送る。ＨＤＡＣＫ９は真となり 、キャラクタレジスタ９００の出力を出力レジスタ９１６にゲート入力し、チャ ンネルチョッパ１００に別のワードがＤ９０ＵＴバス９２０にあることを知らせ る。ＨＰＥＳＴＲ％ＨＮＳＯ３、ＨＮＳＯ２およびＨＮＳＯＯは真となり、ステ ートＯＤをＦＦｌ１００およびカウンタ１００４に読み込む。
■、ＬＣＯ１ＨＤ９ＲＤＹおよびＨＤ１２ＥＮＤが真であり、ＨＤ９ＥＮＤが偽 であれば、ＨＤ９ＡＣＫはアクティブとなり、ｌワードがＤ９０ＵＴバスにある ことを示すＨＤ９ＡＣＫ１がチャンネルチョッパ１００に送られる。ＨＰＥＳＴ ＲよびＨＮＳＯ３はアクティブとなり、ＦＦｌ１００およびカウンタ１００４は ステート０８を表わすようにセットされる。さらに、ＬＴＨＲＯＴおよびＨＤ１ ２ＲＤＹが真であり、ＨＤ９ＥＮＤおよびＨＤ１２ＥＮＤが偽であれば、ＨＤ　 １．２　Ａ　ＣＫはアクチイブとなり、ＨＤｌ　２ＡＣＫ１はＤ１２ＩＮバスに 別のワードを出力するためにバッファチョッパ１０４に送られる。このステート はバッファチョッパが特別なキャラクタＦＦＣ−ＦＦＦの１つでないワードをＤ Ｉ２ＩＮバスに出力するか、あるいはバッファチョッパがＨＤ１２ＥＮＤをたて るまで変化しない。
ステートＯＤ、ステートＯＤにおいて、アドレスレジスタの値がキャラクタコー ドではなく、ストリングコードであれば、リード８ｏ１の信号Ｌ５１２は真であ る。出力ＨＡＲＭＵＸＳｏ２お、Ｊ：ヒＨＡ　ＲＭＵＸ　Ｓ　ＯＯはアクティブ となり、ストリングテーブル７００から読み出され、ＭＵＸ８０２を介してアド レスレジスタ８０４へ通されるＰＣＯＤＥを選択する。ＨＣＲＭＵＸＳＯＩ、Ｈ ＣＲＭＵＸＳＯＯおよびＨＣＨＣＯＮＴＲはアクティブとなり、ＭＵＸ９０４を 介してコードレジスタ９０２へ転送されるアドレスレジスタの内容をゲート入力 する。
ＨＬＷＲはアクティブ（ＬＯＷ）となり、リード１００５のＨＬＩＦＯを偽とな し、その結果キャラクタレジスタ９００のキャラクタがＬＩＦＯメモリ９１２に 書き込まれる。ＨＰＬＣＩはレングスカウンタ９２２のカウント値をインクリメ ントするためにアクティブとなる。ＨＣＨＭＵＸＳＯＩおよびＨＣＨＭｕｘｓｏ ｏはアクティブではないが、ＨＣＨＣＯＮＴＲはアクティブであるので、ＭＣＣ ０ＤＥバスからの５ＣＯＤＥはＭＵＸ９１０を通り、コードレジスタ９００に入 力される。ＨＰＥＳＴＲおよびＨＮＳＯ３〜ＨＮＳＯＯはアクティブとなり、カ ウンタ１００４およびＦＦｌ１００にステートＯＦをロードする。
Ｌ５１２が偽であれば、アドレスレジスタの値は左側に３つのゼロが付加された キャラクタである。ＨＡＲＭＵＸＳＯｌおよびＨＡＲＭＵＸＳＯＯはアクティブ とされ、コードカウンタ８０８の出力をＭＵＸ８０’２を介してアドレスレジス タ８０４に通す。ＨＣＲＭＵＸＳＯ１およびＨＣＲＭ［ＪＸＳＯＯはアクティブ とされ、アドレスレジスタ８０４の出力をＭＵＸ９０４を介してゲート入力する 。ＨＣＨＭ　Ｕ　Ｘ　Ｓ　ＯＯはアドレスレジスタ８０４の出力をＭＵＸ９０４ 、ＭＵＸ９１０を介してゲート入力するためにアクティブとなる。ＨＣＨＣＯＮ ＴＲはＭＵＸ９０４および９１０の出力をレジスタ９０２および９００にクロッ ク入力するためにアクティブとなる。ＨＳＣＷＲはストリングコードなキャラク タレジスタ９００からストリングテーブル７００に書き込むためにアクティブと なる。さらにＬ４０９２が偽であれば、ＨＣＥＰＣＣはアクティブとされ、コー ドカウンタ８０８をインクリメントする。他方、Ｌ４０９２が真であれば、ＨＣ ＥＰＣＣおよびＨＰＥＣＣはアクティブとされ、コードカウンタ８０８に値５１ ２をロードする。いづれの場合にもＨＰＥＳＴＲ，ＨＮＳＯ２およびＨＮＳＯＩ はアクティブになり、次ステートとしてステート０６を指定する。
ステートＯＦ、ＬＡＲ５１２が真であれば、ＨＡＲＭＵＸＳ０２およびＨＡＲＭ ＵＸＳＯＯはアクティブとなり、ＭＣＣ０ＤＥバスからのＰＣＯＤＥをＭＵＸ８ ０２を介してアドレスレジスタにゲート入力する。ＨＣＨＣＯＮＴＲは５ＣＯＤ Ｅをキャラクタレジスタ９００にクロック入力するためにアクティブとなる（Ｈ ＣＨＭＵＸＳＯ１およびＨＣＨＭＵＸＳＯＯはイナクティブである）。またＨＣ ＨＣＯＮＴＲによりコードレジスタ９０２の内容は、それはＭＵＸ　９０４を介 してレジスタの入力に再循環されるのであるが（ＨＣＲＭＵＸＳＯＩおよびＨＣ ＲＭＵＸＳＯＯはイナクティブ）、再びコードレジスタに入力される。ＨＰ　Ｌ 　Ｃ１およびＨＬＷＲはアクティブとなり、レングスカウンタ９２２をインクリ メントし、キャラクタレジスタ９００の内容をＬＩＦＯメモリ９１２にドライバ ９１８を介して書き込む。ＦＦｌ１００およびカウンタ１００４は変化せず、Ｌ ＡＲ５１２が偽になるまでステートＯＦが繰り返される。
ＬＡＲ５１２が偽であれば、ＨＡＲＭＵＸＳＯＩおよびＨＡＲＭＵＸＳＯＯはア クティブとなり、コードカウンタ８０８の出力をＭＵＸ　８０２を介してアドレ スレジスタ８０４に通す。
ＨＣＲＭＵＸＳＯＯおよびＨＣＨＣＯＮＴＲはアドレスレジスタの内容をＭＵＸ ９１０を介してキャラクタレジスタ９００に入力するためにアクティブとなる。
ＨＳＣＷＲはアクティブとなり、キャラクタレジスタの内容がストリングテーブ ルに書き込まれうる。Ｌ４０９２が偽であれば、ＨＣＥＰＣＣはコードカウンタ ８０８をインクリメントするためにアクティブとなるが、Ｌ４０９２が真であれ ば、ＨＣＥＰＣＣおよびＨＰＥＣＣはコードカウンタな５１２の値にセットする ために真となる。
ＨＰＥＳＴＲ％ＨＮＳＯ２およびＨＮＳＯ’ｌはアクティブとなり、次のステー トとしてステート０６を指定する。
ステート０８ ステート０８は終了状態である。ＨＤ９ＴＥＲＭはアクティブとされ、ＨＤ９Ｔ ＥＲＭ１がチャネル・≠ヨツバに送出される。リセット命令が論理状態を初期化 状態ＯＯに復帰させるまで、論理はステート０８に留る。
バッファチョッパ 第１３図はバッファチョッパ１０４の１つのレジスタレベルでのブロック図であ や。第１３図に示されるように、バッファチョッパは、Ｃ／Ｄ制御部１０２から の１２ビツトのワードを受けるために、Ｄ１２ＯＵＴバス９３３に接続された２ つのレジスタ１３００および１３０２を含んでいる。それらのレジスタの出力は 、入って（る１２ビツトのワードを８ビツトバイトにチョップする２つのＰＬＡ １３０４に接続される。ＰＬＡＩ３０４からの出力バイトはパリティ発生器１３ ０６に入力され、各バイトおよびそのパリティはレジスタ１３０８に入力される 。レジスタ１３０８の出力は、テープバッファコントロール１０６およびテープ バッファコントロール１０８に接続するＢＰＢＵＦＭＥＮバス１３０５に接続さ れる。
また、ＰＬＡ１３０４は１２ビツトのスロットルコードＦＦＦの源でもある。デ ータがバッファチョッパに入力される割合カテープユニット１１４のデータ転送 レートを維持するのに不十分であるとき、圧縮を抑制する必要がある。この抑制 は転送動作にも関与し、これによりＰＬＡ１３０４は、テープユニット１１４の データ転送レートを維持するに十分な割合で、レジスタ１３０８にスロットル（ 調節）コードを出力する。
また、ＰＬＡ１３０４はレジスタ１３０８に入力される１２ビツトのコードＦＦ Ｄの源でもある。このコニドは、圧縮されつつあるデータの１ブロツクが８の倍 数であることを示すのに用いられる。圧縮のハードウェアは、９バイトをＪ、グ ループとして取って、そのデータが圧縮される前に、そのデータを８個の９ビツ トワードにチョップする。チャネルからのデータブロックが９バイトのグループ のうち８番目のバイトで終わると、１ビツトが残る。この最後のバイトは、最後 の９ビツトのワードを生成するために、全てゼロのフィラーバイトと結合される 。ＰＬＡ１３０４は、圧縮データの最後のバイトが送られた後にテープ用の伝送 コードＦＦＤが生成されて、これにより、最後の９ビツトのワード内のフィラー バイトを示す。伸長の間、コードＦＦＤはＣ／Ｄコントロールにより認知され、 それに応じてフィラーバイトは無視される。
また、バッファチョッパは３つレジスタ１３１２．１３１４および１３１８と２ つのＰＬＡ１３１６を含んでいる。伸長動作の間、各バイトのパリティが付加さ れた８ビツトのバイトデータはバス１３０５を介して受けられる。そのパリティ は取り出されて、パリティチェッカ（図示しない）によりチェックされ、棄てら れる。そのバイトデータは並列にレジスタ１３１２および１３１４に入力され、 そのレジスタの出力はＰＬＡ１３１６に入力される。これらのＰＬＡはそのデー タを１２ビツトのワードに作り直し、それらのワードはレジスタ１３１８からＤ Ｉ２１Ｎバス１３０９を介してＣ／Ｄコントロール１０２へ伝送される。レジス タ１３１８から、前記ワードが、Ｄ１２ＩＮバス１３０９を介してＣ／Ｄコント ロール１０２に対して送られる。
また、ＰＬＡ１３１６は次に説明するように信号線１３０１および１０３２上に 信号ＨＲＥＶＦＦＤＯＯおよびＨＲＥＶＦＦＤＯｌを出力する。
バッファチョッパ圧縮論理回路 ２つのＰＬＡ１４００および１４０２は、圧縮動作の間、バッファチョッパの動 作順序を制御するための制御信号を出力する。これらのＰＬＡは、信号線４０５ 上の信号ＨＣＯＭＰ１が偽である限り、出力信号は出さない。ＰＬＡ１４０２は 論理状態の次の状態を定義する信号ＮＳＯ３〜Ｎ５ＯＯを出力する。これらの信 号はレジスタ１４０４にＣＬＫｌのクロックタイミングによりクロック入力され る。現在の状態信号ＨＣ３（０３〜００）は信号線１４０７を介してＰＬＡ１３ ０４に入力される。
バッファチョッパがＣ／Ｄコントロール１０２からの１ワードを受ける準備がで きているとき、ＰＬＡ１４０２は信号線１４１１上に信号ＨＭＲＤＹを出力する 。第５図において、ＨＭＲＤＹは、セレクタ１５０４を通り（圧縮の間、ＨＣＯ ＭＩは偽である）、レジスタ１５０６にクロック入力される。そのレジスタの結 果出力はＡＮＤＬ５０８を通り、信号線１５０９を介してＣ／Ｄコントロール１ ０２に送り返される信号ＨＤ１２ＲＤＹとなる。
バッファコントロールに対して、バッファチョッパがテープの伝送のために待機 している１バイトのデータをもっていることを伝えるために、信号Ｈ８ＲＤＹが ＰＬＡ１４０２により生成される。この信号は、信号線１４０９上に信号Ｈ８Ｒ ＤＹ′Ａを出力するために、レジスタ１４０４にクロック入力される。第１５図 において、この信号はテープバッファコントロールへ伝送されるＨＢＣＲＤＹを 生成するために０Ｒ１５１０を通る。
ＰＬＡ１４０２は圧縮動作の終わりのところで信号Ｈ８ＴＥＲＭを出力する。こ の信号はＣＬＫｌのクロックタイミングによりレジスタ１４０４に入力され、こ の信号線１４２３を介してテープバッファコントロールへ伝送される信号ＨＤ８ ＴＥＲＭを出力する。
ＰＬＡ１４００は、レジスタ１３００，１３０２．１３０８にデータをクロック 入力するために、信号ＨＡＥＮ、ＨＢＥＮ、ＨＣＥＮを出力する。ＰＬＡ１４０ ０からのこれらの信号はラッチ１４０８を介してＡＮＤ　１４１０％　１４１２ および１４１４へ送られる。ＣＬＫｌのクロックタイミングによりそれらの信号 はラッチｌ　４０８ヘラツチ入力される。同時に、ＣＬＫｌはそのラッチの出力 をサンプルするために、ＡＮＤ１４１０．１４１２および１４１４に入力される 。ＡＮＤ　１４１０の出力は信号、ＩＩ　１４１０を介してレジスタ１３００に 入力される。ＡＮＤ１４１２の出力は信号線１４０３によりレジスタ１３０２の クロック入力に接続され、また、ＡＮｉ）１４１４の出力は信号線１４０５によ りレジスタ１３０８のクロック入力に接続される。
ＰＬＡ１４０Ｃ１よび１４０２の様々な状態はレジスタ１４０４の出力からもた らされる現在の状態信号ＨＣ３（０４〜００）により定義される。ある状態のた めのＰＬＡからの出力信号は、更に、バッファコントロール１０６からの入力信 号ＨＯＣＴＨＲＯＴおよびＨＯＣＲＤＹや、Ｃ／Ｄコントロール１０２からのＨ Ｄｌ　２ＴＥＲＭ１およびＨＤ１２ＡＣＫｌや、チャネルチョッパからのＨＬＡ ＳＴＣＯＮＤにより決定される。
バッファチョッパ圧縮論理状態 データ圧縮の間、信号線４０５上の信号ＨＣＯＭＰ１は、何らかの出力信号を生 成するべくＰＬＡ１４００および１４０２をイネーブルとするように、常に真で なければならない。したがって、以下の説明においては、いかなる状態について も特に条件として述べられていなくともＨＣＯＭＰｌは真である。
ステートＯＯ データ圧縮動作の際、バッファチョッパの論理ステートは、Ｃ／Ｄコントロール が第１のＤＩ２ＡＣＫ１を偽で出力するまでは、ステート００に留る。ステート ＯＯにおいてＨＤ１２ＡＣＫＩが真となったとき、ＨＭＲＤＹはＨＤ１２ＲＤＹ をＣ／Ｄコントロールに戻すためにアクティブとなる。ＨＮＳＯ１は、次のステ ートとしてＯｌを特定するために、アクティブとなる。
ステート０１ ステー）−０１において、ＰＬＡ１４００および１４０２により生成される信号 は、バッファコントロールおよびＣ／Ｄコントロールからのアクティブな入力信 号に依存する。ＨＤ１２ＡＣＫＩ、ＨＯＣＴＨＲＯＴおよびＨＤ１２ＴＥＲＭ１ が偽である限り、論理ステートはステート０１に留る。
ＨＤ１２ＡＣＫ１が真となれば、ＰＬＡ１４００からの出力ＨＡＥＮは、Ｄ１２ ＯＵＴバス９３３上のワードをレジスタ１３００にクロック入力するために、ア クティブとなる。ＨＮＳＯ４およびＨＮＳＯＯは次のステートを１１として定義 するためにアクティブとなる。
ＨＤ１２ＴＥＲＭ１およびＨＬＡＳＴＣＯＮＤが真となれば、ＰＬＡ１４００お よび１４０２は、次のステートをＩＡとして定義するために、ＨＮＳＯ４、ＨＮ ＳＯ３およびＨＮＳＯ１以外は出力をアクティブとしない。
ＨＤ１２ＴＥＲＭ１が真であり、ＨＬＡＳＴＣＯＮＤが偽であれば、唯一のアク ティブな出力は、次のステートとして終了ステートＯＦを定義するためのＮＳＯ ３〜Ｎ５ＯＯである。
ＨＯＣＴｉ（ＲＯＴが真であり、ＨＤ１２ＡＣＫ１およびＨＤ１２ＴＥＲＭ１が 偽であれば、アクティブな出力ＨＮＳＯ２およびＨＮＳＯＯは次のステートとし てステート０５を定義する。
ステート１１ ＨＯＣＲＤＹが偽である限り、論理ステートはステート１１に留る。各サイクル では、ＨＣＥＮ、ＨＮＳＯ４およびＨＮＳｏｏは、ＰＬＡ１３０４の出力をレジ スタ１３０８にクロック入力し、次のステートとしてステート１１を指定するた めに、アクティブとなる。Ｈ８ＲＤＹはＰＬＡ１４０２によりアクティブとされ 、ＨＢＣＲＤＹは信号線１５１を介してバッファコントロールに伝送される。Ｈ ＯＣＲＤＹが真となると、信号ＨＮＳ０１は次のステートとして０２を指定する ためにアクティ論理ステートは、ＨＤ１２ＡＣＫｌ、ＨＯＣＴＨＲＯＴおよびＨ Ｄ１２ＴＥＲＭ１が偽である限り、ステート０２に留る。
信号ＨＭＲＤＹおよびＨＮＳＯＩがアクティブとなると、論理ステートはステー ト０２にとどまり、そして信号線１５０９を介してＣ／ＤコントロールへＨＤｌ 　２ＲＤＹを送る。
ＨＤｌ　２ＡＣＫ１が真になると、ＨＢＥＮは、Ｄ１２ＯＵＴバス上のワードを レジスタ１３０２に取込むために、アクティブとなり、また、ＨＮＳＯ４および ＨＮＳＯｌが次のステートとしてステート１２を指定するためにアクティブとな る。
ＨＯＣＴＨＲＯＴが真となると、ＨＮＳＯ２はアクティブとなり、論理ステート はステート０４へ進む。
ＨＤ１２ＴＥＲＭ１およびＨＬＡＳＴＣＯＮＤが両者とも真となれば、ＨＮＳＯ ３はアクティブとなり、論理ステートはステップ０８へ進む。
ＨＤ１２ＴＥＲＭ１が真となり、ＨＬＡＳＴＣＯＮＤが偽のままであれば、ＨＮ ＳＯ４およびＨＮＳＯ２〜ＨＮＳＯＯは、ステート１７を次のステートとするた めに、アクティブとなる。
ステート１２ バッファコントロール１０６が次のワードを受ける準備ができるまで、論理ステ ートはステート１２に留る。ＨＯＣＲＤＹが偽である限り信号ＨＣＥＮはアクテ ィブとなり、そのため、ＨＲＥＧＣはＰＬＡ１３０４の出力をレジスタ１３０８ にクロック入力する。Ｈ８ＲＤＹがアクティブとなると、ＨＢＣＲＤＹがバッフ ァコントロール１０６へ送られる。ＨＮＳＯ４およびＨＮＳＯｌがアクティブと なると、ステート１２は繰り返される。
ＨＯＣＲＤＹが真となれば、ＨＮＳＯＩおよびＨＮＳＯＯはアクティブとなり、 論理ステートはステー）０３へ遷移する。
ステート０３はステート１２と同様である。ＨＯＣＲＤＹが偽である限り、論理 ステートはステート０３に留る。各サイクルでは、ＨＣＥＮが生成され、ＨＲＥ ＧＣによってレジスタ１３０８に、各ＣＬＫ１のクロックタイミングで、ＰＬＡ １３０４からの出力が取込まれる。Ｈ８ＲＤＹは、ＨＢＣＲＤＹがバッファコン トロール１０６に送られるように、アクティブとなる。ＨＯＣＲＤＹは真となる と、信号ＨＮＳ６１は真となり、論理ステートはステート０１に復帰する。
ステート０５ 前述したとおり、ＨＯＣＴＨＲＯＴが真であるとき、ステート０１からステート ０５へ遷移する。ＨＤ１２ＡＣＫｌおよび、ＨＯＣＲＤ　Ｙが偽である限り、論 理ステートはこのステートに留る。ステート０５において、ＰＬＡ１３０４はＦ Ｆの値を出力する。各サイクルでＨＣＥＮがアクティブとなると、ＨＲＥＧＣは ＰＬＡ１３０４の出力をレジスタ１３０８ヘクロツタ入力する。ＨＮＳＯ２およ びＨＮＳＯＯがアクティブであると、ステートは次のサイクルにおいて繰り返さ れる。
ＨＯＣＲＤＹが真であり、ＨＤ１２ＡＣＫ１が偽であれば、ＨＣＥＮは、ＰＬＡ １３０４からの出力をレジスタ１３０８に取り込むために、アクティブとなる。
Ｈ８ＲＤＹがアクティブとなると、ＨＢＣＲＤＹがバッファコントロール１０６ へ送られる。ＨＮＳＯ３，ＨＮＳＯＩ、ＨＮＳＯＯは、ＯＢを次のステートとす るために、アクティブとなる。
ＨＤｌ　２ＡＣＫ１が真に変り、ＨＯＣＲＤＹが偽であれば、ＨＡＥＮおよびＨ ＣＥＮはアクティブとされ、ＨＲＥＧＡおよびＨＲＥＧＣはワードをＤＩ２ＯＵ Ｔバス９３３からレジスタ１３００へクロック入力し、ＰＬＡ１３０４の出力を レジスタ１３０８に取り込む。Ｈ８ＲＤＹがアクティブとなると、ＨＢＣＲＤＹ はバッファ制御１０６に送られる。ＨＮＳＯ３およびＨＮＳＯＯは、次のステー トを０９とするために、アクティブとなる。
ＨＯＣＲＤＹおよびＨＤｌ　２ＡＣＫ１の両者が真となると、ＨＡＥＮおよびＨ ＣＥＮは、Ｄ、１．２ＯＵＴバスの内容をレジスタ１３００に取込み、ＰＬＡ１ ３０４の出力をレジスタ１３０８に取込むために、アクティブとなる。Ｈ８ＲＤ Ｙがアクティブとなると、ＨＢＣＲＤＹはバッファコントロール１０６へ送られ る。ＨＮＳＯ３およびＨＮＳＯＩは、次のステートとしてＯＡを指定するために アクティブとなる。
ステート０９ 論理ステートは、ＨＯＣＲＤＹが真となるまで、ステート０９で待機する。各サ イクルで、Ｈ８ＲＤＹがアクティブとなると、ＨＢＣＲＤＹはバッファコントロ ールへ送られる。ＨＮＳＯ３およびＨＮＳＯＩは、ステートＯＡを次のステート とするために、アクティブとなる。ＨＯＣＲＤＹが真となると、Ｈ８ＲＤＹがア クティブとなり、ＨＢＣＲＤＹがバッファコントロール１０６へ送られる。
ステートＯＡ このステートには、前述したとおり、ステート０５またはステート０９から遷移 する。また、ＨＯＣＲＤＹが偽である限り、論理ステートはこのステー）　（Ｈ ＮＳＯ３およびＨＮＳＯｌはアクティブである）に留る。各サイクルで、Ｈ８Ｒ ＤＹがアクティブとされると、ＨＢＣＲＤＹがバッファコントロール１０６へ送 られる。
）ｆＯｃＲＤＹが真となると、Ｈ８ＲＤＹば、ＨＢＣＲＤＹをバッファコントロ ールへ送るために、再びアクティブとされる。ＨＮＳＯ３およびＨＮＳＯ２はア クティブとなり、論理ステートはステートＯＣへ進む。
ステートＯＣ ステートＯＣにはステートＯＡまたはステート０４から遷移する。また、ＨＯＣ ＲＤＹが偽である限り、論理ステートはステートＯＣに留る（ＨＮＳＯ３および ＨＮＳＯ２はアクティブ）。各サイクルで、Ｈ８ＲＤＹによりＨＢＣＲＤＹがバ ッファコントロールへ送られる。ＨＯＣＲＤＹが真となると、ＨＣＥＮはＨＲＥ ＧＣを発生するためにアクティブになり、これにより、ＰＬＡ１３０４の出力を レジスタ１３０８に取込む。Ｈ８ＲＤＹは、ＨＢＣＲＤＹをバッファコントロー ルに送るために、アクティブとなる。ＨＮＳＯ４およびＨＮＳＯＯはアクティブ となり、論理ステートはステート１１へ復帰する。
ステートＯＢ 上述のとおり、ステートＯＢへはステート０５から遷移する。ＨＯＣＲＤＹが偽 である限り、論理ステートはＯＢステートにとどまり、また、Ｈ８ＲＤＹ、ＨＮ ＳＯ３、ＨＮＳＯＩおよびＨＮＳＯＯはアクティブとなっている。ＨＯＣＲＤＹ が真となると、Ｈ８ＲＤＹにより再びＨＢＣＲＤＹがバッファコントロールに送 られ、ＨＮＳＯ３、ＨＮＳＯ２およびＨＮＳＯＯはアクティブとなり、論理ステ ートはステートＯＤへ進む。
ステートＯＤ このステートへは、ステート０４またはステートＯＢから遷移する。ＨＯＣＲＤ Ｙが偽である限り、各サイクルでＨＮＳＯ３、ＨＮＳＯ２およびＨＮ’ＳＯＩを アクティブとすることにより、このステートは維持される。ＰＬＡ１３０４は各 サイクルでＦＦの値をレジスタ１３０８に出力する。各サイクルでＰＬＡ１３０ ４は値ＦＦをレジスタ１３０８に取込む。また、各サイクルでＨＣＥＮアクティ ブとされてＰＬＡ１３０４からの出力をレジスタ１３０８にロードする。また、 Ｈ８ＲＤＹがアクティブとされ、ＨＢＣＲＤＹがバッファコントロールへ送られ る。
ＨＯＣＲＤＹが真となると、ＨＣＥＮはＦＦの値をレジスタ１３０８に取り込む ためにアクティブとなる。また、ＨＭＲＤＹがアクティブとなってＣ／Ｄコント ロールにＨＤ１２ＲＤＹを送ることにより、バッファチョッパがＤＩ２ＯＵＴバ ス上の別のワードを受ける準備ができていることを示す。ＨＮＳＯＯがアクティ ブとなって、ステート０１に復帰する。
ステート０４ Ｄ１２ＡＣＫ１およびＨＯＣＲＤＹが偽である限り、論理ステートはステート０ ４において待機する。ステート０４において、ＰＬＡ１３０４はＦの値をレジス タ１３０８の０〜３のビット位置に出力し、４つのデータビットをその４〜７の 位置に出力する。ＨＣＥＮはレジスタ１３０８にデータを取込むために各サイク ルでアクティブとなり、Ｈ８ＲＤＹはＨＢＣＲＤＹをバッファコントロール１０ ６に送るためにアクティブとなり、ＨＮＳＯ２はアクティブとなって、ステート ０４は繰り返される。
ＨＯＣＲＤＹが真となり、ＨＤ１２ＡＣＫ１が偽であれば、ＨＣＥＮはレジスタ １３０８にＰＬＡの出力を取込むためにアクティブとなる。また、Ｈ８ＲＤＹは ＨＢＣＲＤＹをバッファコントロールへ送るためにアクティブとなり、ＨＮＳＯ ３、ＨＮＳＯ２およびＨＮＳＯＯがアクティブとなって論理ステニドはステート ＯＤへ進む。
ＨＤｌ　２ＡＣＫ１が真となり、ＨＯＣＲＤＹが偽であれば、ＨＡＥＮおよびＨ ＣＥＮはアクティブとなって、レジスタ１３００にＤ１２ＯＵＴバスからのデー タを取込み、レジスタ１３０８にＰＬＡ１３０４からの出力を取込む。Ｈ８ＲＤ ＹはＨＢＣＲＤＹをバッファコントロール１０６へ送るためにアクティブとなる 。ＨＮＳＯ３〜ＨＮＳＯＩがアクティブとなって、論理ステートはステートＯＥ へ進む。
ＨＯＣＲＤＹおよびＨＤ１２ＡＣＫ１の両者が真となれば、ＨＡＥＮおよびＨＣ ＥＮはアクティブとなって、レジスタ１３００および１３０８にデータを取込む 。Ｈ８ＲＤＹにより、ＨＢＣＲＤＹが信号線１５１５を介してバッファコントロ ールへ送られる。ＨＮＳＯ３およびＨＮＳＯ２がアクティブとなって、論理ステ ートはステートＯｃへ進む。
ステート０Ｅ ＨＯＣＲＤＹが偽である限り、論理ステートはステートＯＥにおいて待機する。
ＨＮＳ３〜ＨＮＳＯＩがアクティブであると、このステートが維持されるとおと もに、Ｈ８ＲＤＹがＨＢＣＲＤＹをバッファコントロール１０６へ送るために各 サイクルで出力される。ＰＬＡ１３０４は各サイクルでＦＦの値をレジスタ１３ ０８に出力する。
ＨＯＣＲＤＹが真となると、ＨＣＥＮがアクティブとなって、ＦＦの値をレジス タ１３０８に取込み、また、Ｈ８ＲＤＹがアクティブとなってＢＣＲＤＹをバッ ファコントロールへ送る。ＨＮＳＯ３およびＨＮＳＯ２がアクティブとされ、論 理ステートはステートＯＣへと進む。
ステートＩＡ ＨＬＡＳＴＣＯＮＤが真であり、ＨＯＣＲＤＹが偽である限り、論理ステートは ステートＩＡにおいて待機する。ＰＬＡＩ３０４は各サイクルでＦＦの値をレジ スタ１３０８に出力する。ＨＣＥＮがアクティブとなってレジスタ１３０８にデ ータを取込むとともに、Ｈ８ＲＤＹがアクティブとなってＨＢＣＲＤＹがバッフ ァコントロールへ送られる。ＨＮＳＯ４、ＨＮＳ０３およびＨＮＳＯＩは、この ステートを繰り返すために、アクティブとなる。
ＨＯＣＲＤＹが真となると、ＨＮＳＯ４、ＨＮＳＯ３、ＨＮＳＱＬ、ＨＮＳＯＯ がアクティブとなり、論理ステートはステートＩＢへ進む。
ステートＩＢ ＨＬＡＳＴＣＯＮＤが真であり、ＨＯＣＲＤＹが偽である限り、論理ステートＩ Ｂに留る。ＰＬＡ１３０４はＤの値をレジスタ１３０８の７〜４のビット位置に 出力する。ＨＣＥＮおよびＨ８ＲＤＹがアクティブとなって、レジスタ１３０８ にデータを取込み、ＨＢＣＲＤＹをバッファコントロール１０６に送る。これに より、別のバイトがＢＰＢＵＦＭＥＭバス上にあることをバッファコントロール に知らせる。ＨＮＳＯ４、ＨＮＳＯ３、ＨＮＳＯＩおよびＨＮＳＯＯがアクティ ブとなり、このステートは繰り返される。
ＨＯＣＲＤＹが真となると、Ｈ８ＴＥＲＭはアクティブとなり、ＨＤ８ＴＥＲＭ が圧縮動作の終了を知らせるために、バッファコントロール１０６へ送られる。
ＨＮＳＯ３〜ＨＮＳＯＯはアクティブとなって論理ステートはステートＯＦへ進 む。
ステートＯＦ ステートＯＦは終了ステートである。このステートはＨＣＯＭＰＩが真である限 り、連続的に繰り返される。各サイクルの間、Ｈ８ＴＥＲＭはＨＤ８ＴＥＲＭを バッファコントロールへ送らしめるためにアクティブとなり、ＨＮＳＯ３〜ＨＮ ＳＯＯがアクティブであって、このステートが繰り返される。
ステート１７ ＨＨＯＣＲＤＹが偽である限り、論理ステートはステート１７において待機する 。ＨＣＥＮおよびＨ８ＲＤＹはレジスタ１３０８にデータを取込み、ＨＢＣＲＤ Ｙをバッファコントロールへ送るためにアクティブとなる。ＨＮＳＯ４およびＨ ＮＳＯ２〜ＨＮＳＯＯがアクティブであると、このステートが繰り返される。
ＨＯＣＲＤＹが再び真になると、Ｈ８ＴＥＲＭはアクティブとされ、Ｈ８ＴＥＲ Ｍがバッファコントロールへ送られる。ＨＮＳＯ３〜ＨＮＳＯＯがアクティブと なると、終了ステートＯステート０８はＨＯＣＲＤＹが偽である限り繰り返され る。
ステート０８において、ＰＬＡ↓３０４はＦの値をレジスタ１３０８のＯ〜３の ビット位置に出力する。ＨＣＥＮおよびＨ８ＲＤＹは、レジスタ１３０８にデー タを取込み、且つバッファコントロールに（ＨＢＣＲＤＹにより）１バイトがＢ ＰＢＵＦＭＥＭバス上にあることを伝えるために、アクティブとなる。
ＨＮＳＯ３がアクティブとなると、このステートが繰り返される。
ＨＯＣＲＤ　Ｙが真になると、ＨＮＳＯ４、ＨＮＳＯ３およびＨＮＳＯＯがアク ティブとなると、ステート１９へ進む。
ステート１９ ステート１９はＨＯＣＲＤＹが偽である限り繰り返される。
ＰＬＡ１３０４は各サイクルでＦＤの値をレジスタ１３０８に出力する。ＨＣＥ ＮおよびＨ８ＲＤＹがアクティブとなると、レジスタ１３０８にデータを取込み 、且つ、バッファコントロールに１バイトのデータがＢＰＢＵＦＭＥＭバス上に あることを知らせる。ＨＮＳＯ４、ＨＮＳＯ３およびＨＮＳＯＯがアクティブで あると、このステートが繰り返される。
ＨＯＣＲＤＹが真となると、Ｈ８ＴＥＲＭはアクティブとなり、ＨＤ８ＴＥＲＭ はバッファコントロール１０６に圧縮動作が完了したことを知らせる。ＨＮＳ　 （０３〜ＯＯ）はアクティブとなって論理ステートは終了ステートＯＦへ進む。
バッファチョッパ伸長論理回路 伸長動作の間、２つのＰＬＡ１５００および１５０２がバッファチョッパの論理 ステートを決定する。ＰＬＡ１５０２は次のステート信号ＮＳ　（０４〜００） を出力し、これらの信号はＣＬＫＩのクロックタイミングによりレジスタ１５１ ２にゲート入力される。このレジスタは現在のステート信号ＨＤ８１２Ｃ３（０ ４〜００）を出力し７、これらの信号は次のステートを決めるためにＰＬＡ１５ ００および１５０２へ入力され、また１３１６は、もしＦＦの値がレジスタ１３ １４に含まれ、かつＤの値がレジスタ１３１２の高位のところにあれば、伸長動 作論理ステート０４の間に、信号線１３０１および１３０３上に信号ＨＲＥＶＦ ＦＤＯＯおよびＨＲＥＶＦＦＤを出力する。またこれらのＰＬＡは、もしＦの値 がレジスタ１３１２の低位にあり、かつＦＤの値がレジスタ１３１４内にあれば 、ステート１７の間に、同じ信号を出力する。
また、ＰＬＡ１５０２は信号ＨＥＮ６、ＨＥＮ５およびＨＥＮ４を出力し、これ らの信号はラッチ１５１４を介してＡＮＤ１５１６．１５１８および１５２０へ 送出される。これらの信号はＣＬ　Ｋ　ｉのクロックタイミングによりラッチ１ ５１４にラッチされる。同時に、ＣＬＫＩはＡＮＤ１５１６１，１５１８および １５２０に入力される。ＡＮＤ　１５１６の出力は信号ＨＬＤ４であり、この信 号はＢＰＢＵＦＭＥＭバス上の１バイトのデータをレジスタ１３１４にクロック 入力する・一方・ＡＮＤ１５１８の出力は信号ＨＬＤ５であり、この信号は同じ バスからの１バイトのデータをレジスタ１３１２にクロック入力する。ＡＮＤ１ ５２０の出力は信号ＨＬＤ６であり、この信号はＰＬＡ　１３１６の出力をレジ スタ１３１８にクロック入力し、そこからＤＩ２ＩＮバスを介してＣ／Ｄコント ロール１０２に入力される。
ＰＬＡ１５００は、１ワードがレジスタ１３１８に取り込まれるとき、信号Ｈ８ １２ＲＤＹを出力する。この信号はセレクタ１５１４　（そのとき、ＨＣＯＭＰ ２によりアドレス指定されて）を通り、ＣＬＫＩのクロックタイミングによりレ ジスタ１５０６にクロック入力される。このレジスタの出力はＡＮＤ１５０８を 通り、１ワードがＤ１２ＩＮバス１３０９上にあることをＣ／Ｄコントロール１ ０２に知らせる信号として信号ＨＤ１２ＲＤＹが出力される。
信号Ｈ８１２ＥＮＤは、Ｃ／Ｄコントロール１０２に対して伸長動作の終わりを 知らせるために、ＰＬＡ１５００により出力される。この信号はレジスタ１５０ ６にクロック入力され、信号ＨＤ８１２ＡＥＮＤが信号線１５１１上に出力され る。この信号線はセレクタ１５０４に接続され、信号ＨＤ１２ＥＮＤをＣ／Ｄコ ントロール１０２に送り返す。
信号Ｈ８１２ＡＫは、バッファコントロニル１０６に対して、バッファチョッパ が別の１バイトのデータを受ける準備ができていることを知らせるために、ＰＬ Ａ１５００により出力される。この信号はＣＬＫｌのクロックタイミングにより レジスタ１５０６に入力され、このレジスタは出力信号を出力し、この信号は０ Ｒ１５１０を通って信号ＨＢＣＲＤＹとなり、この信号は信号線１５１５を介し てバッファコントロール１０６に入力される。
マタ、ＰＬＡ１５００は、ＨＲＥＶＦＦＤＯ２またはＲＥＶＦ、ＦＤＯ３が真で あるいかなるステートの間も、信号線１５０３上に信号ＨＲＥＶＦＦＤＯ４を出 力する。この信号はレジスタ１４０６の１入力に入力される。このレジスタの２ 番目の段はＰＬＡ１３１６からの信号ＨＲＥＶＦＦＤＯＯおよびＨＲＥＶＦＦＤ Ｏ１を受けるＡＮＤ　１４１６の出力に接続されている。コルレジスタは信号Ｈ ＲＥＶＦＦＤＯ２およびＨＲＥＶＦＦＤＯ３を出力し、これらの信号はアドレス 指定入力としてＰＬＡ１５００および１５０に入力される。さらに、ＨＲＥＶＦ ＦＤＯ２はチャンネルチョッパ１００内の伸長用ＰＬＡ５００および５０２に入 力される。
制御レジスタ３００により出力される信号ＨＢＫＷＤはレジスタ１５０６に入力 され、このレジスタはＰＬＡ１５００および１５０２のアドレス入力の１つに入 力される信号ＨＢＣＢＫＷＤを出力する。ＰＬＡの他のアドレス入力は、バッフ ァコントロール１０６により出力されるＨＯＣＥＮＤおよびＨＯＣＲＤＹと、Ｃ ／Ｄコントロール１０２により出力される信号ＨＤ１２ＡＣＫ１およびＨＤｌ　 ２ＴＥＲＭ１とを含んでいる。
バッファチョッパ伸長論理ステート 信号線３１５上の信号ＨＣＯＭＰ２は、ＰＬＡ１５００および１５０２をイネー ブルとするために、伸長動作の間は、ずっと真でなければならない。ＨＣＯＭＰ ２が偽である限り、ＰＬＡはステートＯＯに留る。以下の説明において、特に説 明しないが、ＨＣＯＭＰ２は真でなければならない。
ステートＯＯ 通常の伸長については、ＨＢＣＢＫＷＤは偽であり、ＰＬＡ１５００はＨ８１２ ＡＤをアクティブとし、その結果、ＨＢＣＲＤＹがバッファチョッパがバッファ １０８からの１ワードを受ける準備ができていることを示すものとして、バッフ ァコントロール１０６に信号線５１５を介して送られる。ＰＬＡ１５０２はＨＮ ＳＯＯをアクティブとし、論理ステートｉまステート０１へ進む。
逆方向の伸長が行われているとき、ＨＢＣＢＫＷＤがＰＬＡｌ　５００および１ ５０２に入力される。逆方向の伸長の間、ＨＯＣＲＤＹが真となれば、これによ り、テープバッファコントロールがテープバッファ１０８からの１ワードをバッ ファチョッパへ転送する準備ができていることを示し、ＰＬＡ１５００はＨ８１ ２ＡＫをアクティブとし、ＰＬＡ１５０２はＨＮＳＯＯをアクティブとする。こ れにより、ＨＢＣｈＤＹはバッファコントロール１０６に送られ、論理ステート はステート０１ヘステート０１において、バッファチョッパはバッファからの最 初のバイトを待つ。ＨＯＣＲＤＹおよびＨＯＣＥＮＤが偽である限り、ＰＬＡ１ ５０２はＨ８１２ＡＫおよびＨＮＳＯＯを出力し、その結果、ＨＢＣＲＤＹはバ ッファコントロール１０６に送られ、ステート０１が繰り返される。
ＨＯ’ＣＥＮＤが真となれば、それは最後のバイトが既に送られたことを示し、 ＰＬＡ１５０２はＨＮＳＯ３、ＨＮＳＯ２およびＨＮＳＯＩを出力し、論理ステ ートは最終ステートＯＥへ飛ぶ。
ＨＯＣＲＤＹが真となると、ＰＬＡ１５０２はＨＥＮ４をアクティブとし、その 結果、信号線１５０７上のＨＬＤ４はＢＰＢＵＦＭＥＭバス１３０５上の最初の １バイトのデータをレジスタ１３１４にクロック入力する。ＰＬＡ１５００はＨ ８１２ＡＫをアクティブとし、その結果、バッファチョッパがＢＰＢＵＦＭＥＭ バス上に別の１ワードを出力し得ることを示すために、ＨＢＣＲＤＹがバッファ コントロール１０６に送られる。ＰＬＡ１５０２はＨＮＳＯＩおよびＨＮＳＯＯ をアクティブとし、その結果、論理ステートはステート０３へ進む。
ステート０３ ステート０３において、論理ステートはテープバッファ１０８からの２番目のデ ータバイトを待つ。ステニド０３はＨＯＣＲＤＹおよび）（ＯＣＥＮＤが偽であ る限り、繰り返される。Ｈ８１２ＡＫはＰＬ、Ａ１５００によりアクティブとさ れ、ＨＢＣＲＤＹがバッファコントロール１０６へ送られる。ＰＬＡ１５０２は ステート０３を繰り返すためにＨＮＳＯＩおよびＨＮＳｏｏを出力する。
ＨＯＣＥＮＤが真になれば、境界バイト誤まりである。ＰＬＡ１５０２はＨＮＳ Ｏ３〜ＨＮＳＯＯを出力し、論理ステートはステートＯＦへ遷移する。
Ｈ６ＣＲＤＹが真になると、ＰＬＡ１５０２はＨＥＮＳをアクティブとし、その 結果、ＢＰＢＵＦＭＥＭバスからの２番目のデータバイトをレジスタ１３１２に クロック入力するために、信号ＨＬＤ５が信号！１１５０５上に出力される。Ｈ ＮＳＯ２がアクティブとされ、論理ステートはステート０４へ進む。
ステート０４ ステート０４において、最初のワードがバッファチョッパからＣ／Ｄコントロー ル１０２へ転送される。ＰＬＡ１５００は）（８１２ＲＤＹおよびＨ８１２ＡＫ をアクティブとし、ＰＬＡ１５０２はＨＥＮＳ、ＨＮＳＯ２およびＨＮＳＯＯを アクティブとする。ＨＥＮＳにより、ＰＬＡ１３１６からの最初のワードをレジ スタ１３１８にクロック入力するために、ＨＬＤ６が信号線１５０３上で真にな り、その結果、そのワードはＤＩ２ＩＮバス１３０９上に出力される。Ｈ８１２ ＡＫにより、Ｃ／Ｄコントロール１０２に対して、１ワードがバス上にあること を知らせるために、信号線１５０９上でＤＩ；２ＲＤＹが真となる。Ｈ８１２Ｒ ＤＹはＨＢＣＲＤＹを信号！１１５１５上で真にならしめることにより、バッフ ァコントロール１０６に対し、バッファチョッパが別の１ワードを受ける準備が できていることを知らせる。ＨＮＳＯ２およびＨＮＳＯＯにより論理ステートは ステート０５へ進む。
ステート０５ このステートにおいては、バッファチョッパは、バッファ１０８からの３番目の データバイト、および／または、Ｃ／Ｄコントロール１０２が１番目のワードを 受けとったという通知（ＨＤ１２ＡＣＫ１）を持つ。ＨＤｌ　２ＡＣＫ１および ＨＯＣＲＤＹが偽であるかぎり、ＰＬＡ１５００はＨ８１２ＲＤＹおよびＨ８１ ２ＡＫをアクティブとし、その結果、ＨＤ１２ＲＤＹがＣ／Ｄコントロール１０ ２へ送られ、ＨＢＣＲＤＹがバッファコントロール１０６へ送られる。ＰＬＡ１ ５０２はステート０５を繰り返すためにＨＮＳＯ２およびＨＮＳＯＯを出力する 。
バッファコントロール１０６がＢＰＢＵＦＭＥＭバス上に３番目のデータバイト を出力し、かつこれが行われたことを示すために信号線１８０５上にＨＯＣＲＤ Ｙが立てられると、ＰＬＡ１５０２はＨＥＮ４をアクティブとし、その結果、Ｈ ＬＤ４はＢＰＢＵＦＭＥＭバスからの３番目のデータバイトをレジスタ１５０７ にクロック人力する。ＰＬＡ１５００はＨ８１２ＲＤＹを出力し、その結果、１ 番目のものがＤ１２ＩＮバス上に出されたことを示すために、ＨＤ　１２　ＲＤ ’ｌ＋−（再びＣ／Ｄコントロールへ送られる。ＰＬＡ１５０２は論理ステート をステート０８に進めるためにＨＮＳＯ３をアクティブとする。
ＨＤ１２ＡＣＫ１が真となれば、それは１番目のワードがＣ／Ｄコントロール１ ０２により受けとられたことを示し、そこで、ＰＬＡ１５００はＨ８１２ＡＫを 出力し、その結果、バッファチョッパがまだ、３番目のバイトを持っていること を示すために、ＨＢＣＲＤＹがバッファコントロール１０６へ送られる。ＰＬＡ １５０２は論理ステートをステート０６へ進めるためにＨＮＳＯ２およびＨＮＳ ＯＩをアクティブとする。
Ｃ／Ｄコントロール１０２が１番目のワードを受け、バッファコントロール１０ ６が同時にＢＰＢＵＦＭＥＭ上に３番目のデータバイトを出力したならば、ＨＤ １２ＡＣＫ１およびＨＯＣＲＤＹは共に真となる。ＰＬＡ１５０２はＨＥＮ４を アクティブとし、その結果、ＨＬＤ４はＢＰＢＵＦＭＥＭバスからの３番目のバ イトをレジスタ１３１４クロツク入力する。また、ＰＬＡ１５０２はＨＮＳＯ４ 、ＨＮＳＯ２、ＨＮＳＯＩおよびＨＮＳＯＯをアクティブとし、論理ステートは ステート１７へ進む。
ステート１７において、ＰＬＡ１５０２は、レジスタ１３１８に２番目のワード を読み込むために、ＨＥＮＳをアクティブとする。ＰＬＡ１５００はＨ８１２Ｒ ＤＹおよびＨ８１２ＡＣＫをアクティブとし、これによりＨＤ１２ＲＤＹおよび ＨＢＣＲＤＹを真とする。これは、Ｃ／Ｄコントロニル１０２に対し、２番目の ワードがＤＩ２１Ｎバス上にあることを知らせ、かつバッファコントロール１０ ６に対し、３番目のデータバイトがバッファチョッパにより受けとられたことを 知らせる。ＰＬＡ１５０２は論理ステートをステート０９に進めるためにＨＮＳ Ｏ３およびＨＮＳＯＯをアクティブとする。
ステート０９ ステート０９において、論理ステートはＣ／Ｄコントロール１０２によって受け られるべき、ＤＩ２ＩＮバス上の２番目のワードを待つか、あるいはバッファコ ントロール１０６が次のワードの１番目のバイトがＢＰＢＬＩＦＭＥＭバス上に あることを知らせるのを待つ。その待機している間は、ＨＯＣＲＤＹおよびＨＤ １２ＡＣＫ１は共に偽である。これにより、ＰＬＡＩ５００はＨ８１２ＲＤＹお よびＨ８１２ＡＫをアクティブとし、その結果、ＨＤ１２ＲＤＹがＣ／Ｄコント ロール１０２へ送られ、ＨＢＣＲＹがバッファコントロール１０６へ送られる。
ＰＬＡ１５０２はステート０９を繰り返すためにＨＮＳＯ３およびＨＮＳＯＯを 出力する。
Ｃ／ＤコントロールがＤＩ２ＩＮバス上の２番目のワードを受ける前に、バッフ ァコントロールがＢＰＢＵＦＭＥＭバス１３０５上に次のワードの２番目のバイ トを出力したならば、ＨＯＣＲＤＹは真となる。ＰＬＡ１５０２はＨＥＮ４をア クティブとし、その結果、ＨＬＤ４はＢＰＢＵＦＭＥＭバス上の１バイトのデー タを！／レジスタ３１４にクロック人力する。ＰＬＡｌ　５００はＨ８１２ＲＤ ＹおよびＨ８１２Ａ￥、、を出力して、その結果、ＨＤ１２ＲＤＹは、再びＣ／ Ｄコントロールに対して２番目のワードがＤ１２ＩＮバス上にあることを知らせ 、ＨＢＣＲＤＹはバッファコントロールに対してｌデータバイトがバッファチョ ッパにより受けとられたことを知らせる。ＰＬＡＩ５０２は論理ステートをステ ートＯＡに進めるためにＨＮＳＯ３およびＨＮＳＯＩをアクティブとする。
バッファコントロールがＢＰＢＵＦＭＥＭバス上に次の１バイトのデータを出力 すると同時に、Ｃ／ＤコントロールがＤ１２ＩＮバス上の２番目のワードを受け たならば、ＨＯＣＲＤＹおよびＨＤｌ　２ＡＣＫ１は共に真になる。これに応じ て、ＰＬＡ１５０２はＨＥＮ４をアクティブとし、その結果、ＨＬＤ４はＢＰＢ ＵＦＭＥＭバスからの１バイトのデータをレジスタ１３１４にクロック入力する 。ＰＬＡ１５００はＨ８１２ＡＫをアクティブとして、そのバイトが受けられた ことを示すために、ＨＢ　ＣＲＤ　Ｙがバッファコントロール１０６へ送られる 。
ＰＬＡ１５０２はＨＮＳＯＩおよびＨＮＳＯＯをアクティブでとして、論理ステ ートはステート０３に復帰する。
バッファコントロールが２番目のワードを受け（Ｈ８１２ＡＣＫＩが真）、それ が伸長動作の終わりでなければ（ＨＯＣＥＮＤが偽）　、ＰＬＡＩ　５００はＨ ８１２ＡＫを出力して、その結果、ＨＢＣＲＤＹがバッファコントロール１０６ へ送られる。ＰＬＡ１５０２はＨＮＳＯＩをアクティブとして、論理ステートは ステート０２へ進む。
Ｈ８１２ＡＣＫｌおよびＨＯＣＥＮＤが共番と真になれば、ＰＬＡ１５００は８ １２ＥＮＤをアクティブとし、伸長動作の終了を示すために、ＨＤ８１２ＥＮＤ がＣ／Ｄコントロールへ送られる。ＰＬＡ１５０２はＨＮＳＯ３、ＨＮＳＯ２お よびＨＮＳＯｌを真として、論理ステートはステートＯＥに進む。
ステート０２ ステー）−０２において、バッファチョッパは１番目のバイトを待つ。ＨＯＣＲ ＤＹおよびＨＯＣＥＮＤが偽であるかぎり、ＰＬＡ１５００はＨ８１２ＡＫを出 力して、その結果、バッファチョッパが別の１バイトのために準備ができている ことを示すために、ＨＢＣＲＤＹがバッファコントロール１０６へ送される。Ｐ ＬＡ１５０２はステート０２を繰り返すためにＨＮＳＯｌをアクティブとする。
バッファコントロールがＢＰＢＵＦＭＥＭバス上に１バイトのデータを出力した ことを示すために、ＨＯＣＲＤＹが真になると、ＰＬＡはＨＥＮ４をアクティブ として、ＨＬＤ４はそのバイトデータをレジスタ１３１４にクロック入力する。
ＰＬＡ１５００はＨ８１２ＡＫをアクティブとし、そのバイトが受けとられたこ とを知らせるために、ＨＢＣＲＤＹがバッファコントロールへ送り出される。Ｐ ＬＡ１０５２は、論理ステートを前に説明したステート０３に進めるために、Ｈ ＮＳＯＩおよびＨＮＳＯＯを真とする。ＨＯＣＥＮＤが伸長動作の終了を知らせ るために真になれば、ＰＬＡ、１５００はＨ８１２ＥＮＤをアクティブとし、そ の結果、終了信号ＨＤ８１２ＡＥＮＤが信号線１５１１を介してＣ／Ｄコントロ ールへ送ろれる。ＰＬＡＩ５０２は論理ステートを終了ステートＯＥへ進めるた めに、ＨＮＳＯ３、ＨＮＳＯ２およびＨＮＳＯ１をアクティブとする。
ステート０６ ス、テート０６において、論理は、バッファコントロール１０６がＢＰＢＴＪＦ ＭＥＭバス上に３番目のバイトを出力するのを待つ。ＨＯＣＥＮＤおよびＨＯＣ ＲＤＹが偽であるかぎり、ＰＬＡ１５００はＨ８１２ＡＫを真とし、その結果、 バッファチョッパが３番目のバイトのための準備ができていることを示すために 、ＨＢＣＲＤＹがバッファコントロールへ送られる。ＰＬＡ１５０２はステー１ −０６を繰り返すためにＨＮＳＯ２およびＨＮＳＯＩをアクティブとする。
バッファコントロールはＢＰＢＵＦＭＥＭバス上に３番目のバイトを出力すると 、それらはＨＯＣＲＤＹをたてる。ＰＬＡ１５０２はＨＥＮ４をアクティブとし 、ＨＬＤ４はそのバイトをレジスタ１３１４にクロック入力する。ＰＬＡ１５０ ２は論理ステートを前に説明したステート１７へ進めるために、ＨＮＳＯ４、Ｈ ＮＳＯ２、ＨＮＳＯＩおよびＨＮ　Ｓ　ＯＯを真になる。
ＨＯＣＥＮＤが真になると、ＰＬＡ１５００はＨ８１２ＥＮＤを真とし、その結 果、伸長動作の終了を示すために、ＨＤ８１２ＡＥＮＤがＣ／Ｄコントロールへ 送られる。ＰＬＡ１５０２は論理ステートをステートＯＥへ進めるために、ＨＮ ＳＯ３、ＨＮＳＯ２およびＨＮＳＯｌをアクティブとする。
ステート０８ このステートにおいて、論理は、Ｃ／ＤコントロールがＤＩ２ＩＮバス上のワー ドを受け、そのワードが受けとられたことを示すものとしてのＨ８１２ＡＣＫ１ をたてられるのを待つ。
）ｒｌｙＴ−２ＡＣＫ１が偽のままであるかぎり、ＰＬＡ１５００はＨ８１２Ｒ ＤＹをアクティブとし、その結果、ＨＤ１２ＲＤＹはＣ／Ｄコントロールに対し 、そのワードがバス上にあることを知らせる。ＰＬＡ１５０２はステート０８を 繰り返すためにＨＮＳＯ３をアクティブとする。
Ｃ／ＤコントロールがＤ１２ＩＮバス上のワードを受け、Ｄ１２ＡＣＫ１をたて ると、ＰＬＡ１５０２は、論理ステートをステート１７へ進めるために、ＨＮＳ Ｏ４、ＨＮＳＯ２、ＨＮＳＯｌおよびＨＮＳＯＯをアクティブとする。
ステートＯＡ ステートＯＡにおいて、バッファチョッパはＣ／Ｄコントロールへ２番目のワー ドを送るのを待つか、あるいはバッファコントロールからの２番目のバイトを受 けとるを待９゜ＨＤ１２ＡＣＫｌおよびＨＯＣＲＤＹが偽であれば、ＰＬＡ１５ ００はＨ８１２ＲＤＹおよびＨ８１２ＡＫをアクティブとする。これにより、Ｈ Ｄ２ＲＤＹはＣ／Ｄコントロールへ送られる。ＰＬＡ１０５２はステートＯＡを 繰り返すために、ＨＮＳＯ３およびＨＮＳＯＩをアクティブとする。
バッファコントロールがＢＰＢＵＦＭＥＭバス上に１バイトのデータを出力し、 ＨＯＣＲＤＹをたてるとＪＰＬＡ１５０２ハＨＥ　Ｎ　５をアクティブとして、 ＨＬＤ５がそのバイトをレジスタ１３１２へクロック入力する。ＰＬＡ１５００ はＨ８１２ＲＤＹをアクティブとし、それにより、ｌワードが未だＤＩ２ＩＮバ ス上にあることを、Ｃ／Ｄコントロールに対して示すために、Ｈ８１２ＲＤＹが 真とされる。ＰＬＡ１５０２は論理ステートをステートＯＢへ進めるためにＨＮ ＳＯ３、ＨＮＳＯＩおよびＨＮＳＯＯをアクティブとする。
ＨＯＣＥＮＤおよびＨＤ１２ＡＣＫ１が共に真になるならば、ＰＬＡ１５０２は 論理ステートを境界バイト誤りステートＯＦに進めるために、ｎＮＳＯ３〜ＨＮ ＳＯＯをアクティブとする。
Ｃ／ＤコントロールがＤＩ２ＩＮバス上のワードを受け、かつ、ＨＤ１２ＡＣＫ １をたてたけれども、ＨＯＣＥＮＤが偽であれば、ＰＬＡ１５０２は論理ステー トをステート０３へ進めるために、ＨＮＳＯＩおよびＨＮＳＯＯをアクティブと する。
Ｃ／ＤコントロールがＤＩ２ＩＮバス上のワードを受け、か特表千３−５００７ １８　（３２） つバッファコントロールがＢＰＢｔＪＦＭＥＭバス上に１バイトを出力すると、 ＨＤｌ　２ＡＣＫ１およびＨＯＣＲＤＹは共に真である。ＰＬＡ１５０２はＨＥ Ｎ５をアクティブとし、ＨＬＤ５はＢＰＢＵＦＭＥＭバスからのバイトをレジス タ１３１２にクロック入力する。ＨＮＳＯ２は論理ステートをステート０４へ進 めるためにアクティブとされる。
ステートＯＢ ステートＯＢにおいて、バッファチョッパはＣ／ＤコントロールがＤ１２ＩＮバ ス上に存在するバイトを受けとるを待つ。
ＨＤ１２ＡＣＫ１が偽であるかぎり、ＰＬＡ１５００はＨ８１２ＲＤＹを出力し 、その結果、そのワードがバス上にあることを示すために、ＨＤ２ＲＤＹがＣ／ Ｄコントロールへ送られる。ＰＬＡ１０５２はステートＯＢを繰り返すために、 ＨＮＳＯ３、ＨＮＳＯＩおよびＨＮＳＯＯを出力する。
Ｃ／ＤコントロールがＤＩ２ＩＮバス上の１バイトを受け、ＨＤ１２ＡＣＫ１を たてると、ＰＬＡ１５０２論理ステートをステート０４に復帰させるためにＨＮ ＳＯ２を出力する。
ステートＯＥ ステートＯＥは終了ステートであり、−目、このステートになると、ＨＣＯＭＰ ２が真であるかぎり、このステートは繰り返される。このステートの間、ＰＬＡ １５００はＨ８１２ＥＮＤをアクティブとし、終了信号ＨＤ８１２ＡＥＮＤがＣ ／Ｄコントロールへ送られる。ＰＬＡ１５０２はステートＯＥを繰り返するため にＨＮＳＯ３、ＨＮＳＯ２およびＨＮＳＯＩをアクティブとする。
ステートＯＦは境界バイト誤りの終了ステートである。論理ステートがこのステ ートに移ると、）ｌｃＯＭＰ２が真であるかぎり、このステートにとどまる。Ｐ ＬＡ１５０２はこのステートを繰り返すためにＨＮＳＯ３からＨＮＳＯＯをアク ティブとする。
テープバッファコントロール 第１６図は、９６にのテープバッファｉ０８と共に、バッファへの書き込み、ま たはバッファからの読出しのためのアドレスを出力する書込みカウンタ１６００ および読出しカウンタ１６０２を図示するものである。書沁みカウンタの１７〜 ０２のビットは一組のドライバ１６０４に入力され、書込みカウンタの内容はコ ントローラ１１８により読み出される。この内容は、次に説明されるように、コ ントローラがテープ開始時間を計算している間にコントローラにより読み出され る。書込みカウンタの出力ビット１６〜００はＭＵＸ１６０６を介してアドレス レジスタ１６０８へ入力される。アドレスレジスタの出力は１組のドライバ１６ １０を介してバッファ１０８のアドレス入力へ入力されると共に、その高位の３ ビツトはイネーブルデコーダ１６１２に入力される。
読出しカウンタ１６０２の出力はＭＵＸ１６０６を介してバッファのアドレス指 定のためのアドレスレジスタ１６０８に入力される。信号！Ｉ　１７２３上の信 号ＬＷＲＡＢが真であると、書込みカウンタ１６００の出力がバッファのアドレ ス指定を行い、信号ＬＷＲＡＢが偽であると、読出しカウンタ１６０２の出力が バッファのアドレス指定を行う。
カウンタ１６００および１６０２の出力は比較器１６２０により比較され、この 比較器は、カウンタ内のカウント値が等しいとき、信号線１６０１上に信号ＬＭ ＥＱＵＡＬを出力する。
さらに、書込みカウンタの出力（１１〜ＯＯのビット）は書込みカウンタに入力 され、信号線１８１１上の信号ＬＤＷＮＣＮＴが真であるとき、その中に取り込 まれる。
書込みカウンタ１６００の１６番目と１５番目のビットは信号線１６３０を介し て、０Ｒ１９５２に接続される出力を有するＡＮＤ１９５０に入力される。上記 １５および１６のビットが共に真であれば、ＡＮＤ１９５０は０Ｒ１９５２をイ ネーブルとし、信号線１９０７上の信号ＨＷＲＣＮＴＣＬ、Ｒは真となる。第１ ６図において、この信号は書込みカウンタ１６００をクリアする。同様にして、 読出しカウンタ１６０２の１６番目と１５番目のビットは信号線１６３２を介し て、０Ｒ１９５６に接続される出力を有するＡＮＤ１９５４に入力される。０Ｒ １９５６は読出しカウンタ１６０２をリセットするために信号線１９０５上に信 号ＨＲＤＣＮＴＣＬＲを出力する。
読出しおよび書込みカウンタのクリアは、制御レジスタ３００にＨＣＯＭＰｌま たはＨＣＯＭＰ’２を真にするさくデータがとり込まれたときに、圧縮または伸 長動作の開始時に、イネーブルされる。第１９図において、ＨＣＯＭＰｌは１９ ５８で反転され、ＡＮＤ１９６０の１人力に入力され、ＨＣＯＭＰ２は１９６２ で反転され、その第２の入力に入力される。ＡＮＤＩ９６０の出力は０Ｒ１９５ ６および１９５２に接続されている。ＨＣＯＭＰｌまたはＨＣＯＭＰ２のいずれ かが真となれば、ＡＮＤ１９６０（７）出力ＬＬ　偽トナ’）、ＡＮＩ）１９． ５０および１９５４の出力は信号ＨＲＤＣＮＴＣＬＲｇよびＨＷＲＣＮＴＣＬＲ に上記カウンタなリセットせしめる。また、ＡＮＤ１９６０の出力は圧縮または 伸長の間ドライバ１９００を起動し、その結果、バッファコントロールは、ハン ドシェーキング信号をバッファチョッパ１０４およびＩＰ１１１２へ送ることが できる。
バッファ１０８が書込みカウンタ１６００によりアドレス指定されると、ＢＰＢ ＵＦＭＥＭバス上のデータバイトはドライバ１６１４を通ってバッファのデータ 入力にゲート入力される。読込みカウンタ１０６２がバッファをアドレス指定す ると、バッファから読み出されたデータバイトは１組のドライバ１６１６を通っ てＢＰＢＵＦＥＭＥＭバスへ送られる。
第１９図において、圧縮または伸長動作のいづれかのために、制御レジスタ３０ ０にデータがとり込まれると、信号線３１３上の信号ＨＣＯＭＰＲＥＳＳＥＮは 真になる。ＨＣＯＭＰＲＥＳＳＥＮは２０１１’反転され、ドライバ２ｏ１４を イネーブルとする。反転器２０１２の出力は信号ＨＤＲＩＶＥＮＤであり、この 信号は信号４９２０１３を介してバッファデータ入力トライバ１６１４およびバ ッファアドレスドライバ１６１０に入力される。圧縮動作の間、レジスタ１６２ ４は、バッファ１０８からのデータがＢＰＢＵＦＭＥＭバスを介してＣＤＢＰＢ Ｕｓへ転送されるのを許容するべくイネーブルされ、その結果、それはＩＰＩ　 １１２に入力される。レジスタの出力は、圧縮の間、信号線４０５上の信号ＬＣ ＯＭＰ１により連続的にイネーブルとされる。伸長動作の間、ＣＤＢＰＢＵｓ上 のデータは、レジスタ１６２６を介して、ＢＰＢＵＦＭＥＭバス、そしてバッフ ァ１０８ヘゲート入力される。
カウンタ１６３０は、チャネルバッファ１０１から比較回路へ導入されるデータ バイトの数を計数するために設けられている。このカウンタは信号ＬＲＤＹＥＮ Ａによりインクリメントされ、この信号は、チャネルチョッパが１バイトのデー タを受ける度毎に、チャネルチョッパ１００により出力される。次に説明される とおり、カウンタの内容は、テープユニットのための開始時間の計算の間に、コ ントローラ１１８により読み出される。カウンタの出力は１組のドライバ１６３ ２に入力され、その結果、信号ＬＳＥＬＲＤ２がそのドライバをイネーブルとし たとき、カウンタの内容はＢＰＤＢＵＳを介してコントローラ１１８へ入力され る。
第２０図は、種々の動作を行うべくコントローラ１１８により制御される２つの デコーダ２０１６および２０１８を図示している。このデコーダをイネーブルと するために、コントローラは、信号ＬＬＤＳおよびＬＵＰＣＢＢＤＳＥＬを真に してＡＮＤ２０２０をイネーブルとする。そのＡＮＤの出力は更に２つのＡＮＤ ２０２２および２０２４の１人力をイネーブルする。コントローラが圧縮または 伸長動作のためのセットアツプをするよう制御レジスタ３００にデータをとり込 むことを望めば、コントローラは、信号ＨＰＲＯＣＲＤを偽とし、プロセッサア ドレスバス上の０１および０２のビット位置にゼロビットを出力する。ＨＰＲＯ ＣＲＤはＡＮＤ２０２２を通って、デコーダ２０１６をイネーブルとする。０２ および０１のアドレスビットによって、上記デコーダは信号線２０１１上に信号 ＨＯＣ３ＥＬＷＲＯを出力する。この信号は、コントローラ１１８によりＢＰＤ ＢＵＳ上に出力された制御ワードを制御レジスタ３００にゲート入力する。
コントローラは、バイトカウンタ１６３０または書込みカウンタ１６００の内容 をコントローラ１１８へ読み出すために、信号ＨＰＲＯＣＲＤを真とし、プロセ ッサアドレスバス上に所要のアドレスビットを出力する。ＨＰＲＯＣＲＤは２０ ２６で反転され、デコーダ２０１８をイネーブルとするためにＡＮＤ２０２４を 通る。アト１／スピツトが０１であれば、デコーダ２０１８は、信号線２０１５ 上に信号ＬＳＥＬＲＤＩを出力して、ドライバ１６０４に、書込みカウンタ１６ ００内の値をＢＰＤＢＵＳ上に送らしめるようにする。アドレスビットが１０で あれば、デコーダ２０１８はドライバ１６３２にカウンタ１６３０内のバイトカ ウント値をＢＰＤＢＵＳ上に送らしめるように、信号線２０１７上に信号ＬＳＥ ＬＲＤ２を出力する。
圧縮動作の間、第１６図の回路は、２つのＰＬＡ１７００および１７０２により 一連のステートを進む。これらのＰＬＡは、信号線４０５上の信号ＨＣＯＭＰｌ が真であるときのみ、アクティブな出力を出力するようイネーブルされる。ＰＬ ＡＩ７０２は次のステート信号Ｎ５０４〜Ｎ５ＯＯを出力し、これらの信号はＣ ＬＫＩのクロックタイミングによりレジスタ１７０４にクロック入力される。そ して、レジスタは現在のステート信号Ｃ３Ｏ４〜ｃｓｏｏを出力し、これらの信 号は現在のステートを決めるためにＰＬＡの入力に入力される。現在のステート の間にＰＬＡから出力される出力信号は、バッファ１０８が空であるときに真で ある入力信号ＬＭＥＭＰＴＹと、バッファチョッパ１０’４が最後のデータバイ トを送った後に真となるＨＤ８ＴＥＲＭと、テープバッファから１バイトのデー タをはき出すべき状況であるときに真となるＨ３ＨＩＦＴＯＵＴ１と、１バイト のデータがテープバッファにとり込まれるような状況であるときに真となるＨ３ ＨＩＦＴＩＮＩ、とにより決定される。
ＰＬＡ１７０２は、読出アドレスカウンタ１６０２をインクリメントするために 、信号Ｈ３ＥＴＲＤＹを出力する。この信号はラッチ１７０８に接続された出力 を有する０Ｒ１７０６に入力される。この信号はラッチ１７０８を通ってＮＡＮ Ｄ１７１０の１入力に入力される。ＣＬＫＩのクロックタイミングにより、この 信号はラッチ１７０８にラッチ入力され、同時に、ＣＬＫＩはＮＡＮＤ　１７１ ０を通って、読出しアドレスカウンタをインクリメントするための信号線１７０ ７上のＬＲＤＡＤを出力する。
ＰＬＡ１７０２は、バッファチョッパ１０４に対してバッファコントロールが別 の１バイトのデータを受ける準備ができていることを知らせるために、信号ＨＲ ＤＹＡをアクティブとする。この信号はレジスタ１７０４にクロック入力され、 このレジスタは信号線１７２１上にＨＭＲＤＹＡＡを出力する。この信号は０Ｒ １８０４を通って、バッファチョッパへ送り返されるＨＯＣＲＤＹを発生する。
０Ｒ１７０４の出力は、信号線１８１３を介して、ＮＡＮＤ１７０８．の１人力 に入力される信号ＬＲＤＹを出力するために、１８０６で反転される。
ＰＬＡ１７０２は、ＩＰ１１１２に対して、バッファコントロールがバッファ１ ０８からＩＰＩへ１バイトのデータを更に転送する準備ができていることを知ら せるために、信号ＨＲＤＹＢを出力する。この信号はレジスタ１７０４に入力さ れ、このレジスタは信号線１７１９上に信号ＨＭＲＤＹＢＡを出力する。第１８ 図において、この信号はＦＦ１８１２をセットするためにＡＮＤ１８１０を通る 。このフリップフロップは信号ＨＲＤＹＡを出力し、この信号はドライバ１９０ ０へ入力される。このドライバは信号ＨＯＣＲＤＹを出力し、この信号は信号線 １９０３を介してＩＰＩへ入力される。
ＰＬＡ１７００はバッファ１０８の充満ステートまたは空ステートを示すフルフ リツブフロップ１９０２およびエンプティフリップフロツブ１９０４を制御する ために、信号ＨＭＷＲＴを出力する。ＨＭＷＲＴはレジスタ１７１０に入力され 、ＣＬＫｌのクロックタイミングによりレジスタヘクロック入力される。このレ ジスタは信号４１１７１７上に信号ＨＭＷＲＴＡを出力する。第１８図において 、この信号は信号線１８４５上の信号ＨＣＮＴＲＷＲとなるために０Ｒ１８１４ を通過する。第１９図において、ＨＣＮＴＲＷＲはＡＮＤ１９０６の１入力およ びＮＡＮＤ１９０８の１人力に入力される。ＣＬＫ２のクロックタイミングにお いて、クロックパルスがＦＦ１９０２にクロックを与えるためにＡＮＤ１９０６ を通る。このＦＦは、読出しカウンタ１６００および書込みカウンタ１６０２の 内容が等しいか、あるいは等しくないかを示す信号ＬＭＥＱＵＡＬが真であるか 偽であるかに応じて、セットあるいはリセットされる。これらのカウント値が等 しくなければ、ＨＣＮＴＲＷＲはＦＦ１９０４をセットするためにＮＡＮＤ１９ ０８を通る。ＦＦ１９０２はバッファ１０８が充満ステートであるか充満ステー トでないかを示しており、ＦＦ１９０４はバッファが空ステートでないか、空ス テートであるかを示している。バッファが空であれば、ＦＦ１９０４はＡＮＤ１ ９７０をイネーブルとするために信号を出力する。テープが開始されると、信号 Ｈ８ＴＡＲＴＡＰＥは真となり、前記ＡＮＤは信号線１９０１上に信号ＨＯＣＴ ＨＲＯＴを出力する。この信号は第１４図のバッファチョッパ回路へ送られ、そ の結果、バッファチョッパＰＬＡ１３０４は前述したようにスロットルキャラク タを出力する。
ＰＬＡ１７００はバッファ読出し動作のために、フリップフロップ１９０２およ び１９０４を制御するため、信号ＨＭＲＤを出力する。この信号はレジスタ１７ １０に入力され、このレジスタは信号線１７１５上に信号ＨＭＲＤＡを出力する 。第１８図において、この信号は０Ｒ１８１６を通り、ＣＬＫ２のクロックタイ ミングでＦＦ１８１８にクロック入力される。このフリップフロップは信号ＨＣ ＮＴＲＤを出力し、この信号は信号線１８４７を介してＦＦ１９０４のクロック 入力およびＮＡＮＤ１９１０の１人力に入力される。読出しおよび書込みカウン タ１６００および１６０２内のカウント値が等しくなければ、ＨＣＯＮＴＲＤは ＦＦ１９０４をセットせしめ、ＮＡＮＤ１９１０の出力はＦＦ１９０２のクリア （セット）を防ぐために、ＡＮＤ　１９１２の出力を阻止する。
ＰＬＡ１７００は、バッファチョッパ１０４によりＢＰＢ’ＵＦＭＥＭバス上に 出力された１ワードをバッファ１０８に書き込むために、信号ＨＭＷＲを出力す る。この信号は信号線１７０９上の信号ＨＢＷＲとなるために０Ｒ１７１２を通 る。０Ｒ１７１２の出力は、信号線１７２３上の信号ＬＷＲＡＢとなるために、 １７１４で反転される。また、０Ｒ１７１２の出力はＦＦ１７１（３をセットし 、信号線１７２５上の信号ＬＯＣＷＲは真になる。最終的に、０Ｒ１７１２の出 力はラッチ１７０８にラッチされ、ＡＮＤ１７１８の１人力をイネーブルとし、 このＡＮＤはＣＬＫｌのクロックタイミングの間に信号ＬＷＲＡＣを出力する。
第１６図において、ＬＷＲＡＣは書込みカウンタ１６００をインクリメントする 。第１８図において、ＨＷＲＡＣはレジスタ１８０２にクロック入力され、この レジスタは信号線１８０１上に信号ＨＤＣＡＷＲを出力する。第１３図において 、この信号はレジスタ１３０８の出力をイネーブルとし、これによりバッファチ ョッパ１０４はＢ　Ｐ　Ｂ　Ｕ　ＦＭＥＭバス上に１バイトのデータを出力する 。
信号線１７２３上の信号ＬＷＲＡＢは、ＭＵＸ１６０６ｋｍ入力され、そのＭＵ Ｘを介して書込みカウンタ１６００の出力を出力可能とし、その結果、その出力 はバッファアドレスレジスタ１６０８に入力される。
ＦＦ１７１６はＣＬＫ２のクロックタイミングで０Ｒ１７１２の出力によりセッ トされる。それはＣＬＫ４のタイミングまでセットされたままである。このＦＦ の出力は１７２２で反転され、ＦＦをリセットするたのＣＬＫ４を通すためにＮ ＡＮＤ１７２４をイネーブルとする。ＦＦ１７１６がセットされている間、信号 ＬＯＣＷＲがドライバ２０００へ入力される。圧縮動作の間、信号線１３１３上 の信号ＨＣＯＭＰＲＥＳＳＥＮは真である。この信号は２１０２で反転され、ド ライバ２０００をイネーブルとする。ドライバの出力はローレベルであり、これ により０Ｒ２００８の出力はローレベルとなり１．信号線２０１５上の信号ＨＰ ＲＯＣＲＷを偽とする。この信号はバツファ１０８に入力され、それが偽である とき、書込みのためにバッファをイネーブルとする。０Ｒ２００８の出力は２０ ３０で反転され、ＡＮＤ２０１０の出力を阻止する。第１６図において・ＡＮＤ ２０１０の出力はバッファの出力をＢＰＢＵＦＭＥＭバスに接続するドライバの 出力を阻止する。
インバータ２１０２の出力における信号ＨＤＲＩＶＥＮＤは、前に説明したとお り、圧縮または伸長動作の皿偽であり、第１６図において、この信号はドライバ １６１４をイネーブルとし、ＢＰＢｔＪＦＭＥＭ上のデータバイトはドライバを 通ってバッファ１０８のデータ入力にゲート入力される。また、ＨＤＲＩＶＥＮ Ｄはアドレスレジスタ１６０８からのアドレスをバッファ１０８およびデコーダ １６１２へ送るためにドライバ１６１０をイネーブルとする。また、インパーク ２０１２の出力もドライバ２０１４をイネーブルとしてローレベル信号をドライ バのデータ入力に入力する。ドライバのローレベル出力は０Ｒ２１１４を通り、 その結果、信号線２００７上の信号ＨＢＯＡＲＤＥＮは偽となる。第１６図にお いて、この信号はアドレスの高位の３ビツトをデコードしバッファ１０８をイネ ーブルとするためにデコード回路１６１２をイネーブルする。
ＰＬＡ１７００がある論理ステートにおいて信号ＨＭＷＲを出力しなければ、バ ッファ１０８はＢＰＢＵＦＭＥＭバス上の１バイトのデータを読み出すためにイ ネーブルされる。ＦＦｌ７１６がセットされていなければ、信号ＬＯＣＷＲは偽 である。第２０図において、この信号はＨＰＲＯＣＲＷを信号線２０１５上で真 とするために、ドライバ２０００および０Ｒ２００８を通る。この信号は真であ るとき、読み出しのためにバッファ１０８をイネーブルとする。０Ｒ２００８の 出力は２０３０で反転され、ＬＤＯＢＥＮＢを信号線２０１９上で真にするため にＡＮＤ２０１０を通る。第１６図において、この信号はバッファ１０６から読 み出されるバイトをＢＰＢＵＦＭＥＭバスへ送るために、ドライバ１６１６をイ ネーブルとする。
ＰＬＡ１７００は圧縮動作の最後のバイトのところで信号ＨＬＡＳＴＢＹを出力 する。この信号はレジスタ１７１０にクロック入力され、このレジスタは信号線 １７１３上に信号ＨＬＡＳＴＢＹＴＡを出力する。この信号はドライバ１９００ に入力され、このドライバ信号は）ＪＯ（４，ＡＳＴＢＹＴを出力し、この信号 は最後のバイトが伝送されたことを示す信号として、信号線１９３３を介してＩ Ｐ１１１２に送られる。
ＰＬＡ１７００は、ＢＰＢＵＦＭＥＭバスからの１バイトのデータをＣＤＢＰＢ ＵＳへ転送するために、信号ＨＭＲＥＧＢを出力する。この信号はＣＬＫＩのク ロックタイミングによりラッチ１７０８にラッチされ、ＮＡＮＤ１７２０の１人 力をイネーブルとする。ＣＬＫｌのクロックタイミングでクロックパルスはＮＡ ＮＤを通り、ＨＥＮＡＢ２が信号線１７０１上に出力される。第１６図において 、ＨＥＮＡＢ２はＢＰＢＵＦＭＥＭバスからのデータをレジスタ１６２４にクロ ック入力する。
このレジスタの出力は信号線４０６上の信号ＬＣＯＭＰＩが真であるため、圧縮 動作の間、連続的にイネーブルとされる。
前に述べたとおり、信号Ｈ３ＨＩＦＴＩＮＩおよび５ＨＩＦＴＯＵＴ１は、種々 のステートの間に生成される出力を決めるために、ＰＬＡ１７００および１７０ ２に入力される。これらの信号はレジスタ１８２４からとり出される。信号ＬＳ ＴＡＲＴＡＰＥはこのレジスタ１人力に入力される。この信号は、コントローラ １１８が圧縮動作の間にテープユニット１１４を起の結果出力はＮＡＮＤ１８２ ６の出力を阻止し、ＮＡＮＤの出力はレジスタ１８２４の別の段に入力される。
ＮＡＮＤ１８２６の出力が阻止されているとき、レジスタ１８２４にデータがと り込まれ、このレジスタは出力信号ＨＳＨＩＦＴＯＵＴ１を出力し、この信号は 信号線１８２５を介してＰＬＡ１７００および１７０２に入力される。ＮＡＮＤ １８２６の出力は阻止されると、その結果、ＨＳＨＩＦＴＯＵＴＩがいくつかの 所定の条件の下で出力される。その条件とは、ＦＦ１８１２がセットされている ときに、ｌＰＥ１１２からの確認信号ＨＩ　ＰＣＤＴＯＩＰＩＡＣＫが真である とき、または、信号線１９１３上のＨＮＯＴＥＭＰＴＹが偽であるとき、または 、ＮＡＮＤ１８０８がイネーブルとされているときなどである。
ＮＡＮＤ１８０８はＨＳＨＩＦＴＩＮＩの発生を制御する。
ＮＡＮＤ　１８２６がイネーブルとされるか、または、ＨＢＣＲＤＹ若しくはＨ ＮＯＴＦＵＬＬが偽であるか、またはＲＤＹＡが真であれば、ＮＡＮＤ１８０８ の出力は阻止され、その出力はレジスタ１８２４をセットする。このレジスタは 信号Ｈ３ＨＩＦＴＩＮＩを出力し、この信号はＰＬＡ１７００および１７０２に 入力される。
バッファコントロールの圧縮シーケンスステートステート０Ｏ ＰＬＡ１７００および１７０２は、信号Ｈｃｏｙｒｐ　１が真となるまで、ステ ートＯＯにとどまる。信号ＨＮＳＯ４〜ＯＯは全て偽であり、レジスタ１７０４ により生成された現在のステート信号Ｃ３（０４〜００）も、また全て、偽であ る。ＨＣＯＭＰＩが真となると、ＨＮＳＯＯがアクティブとなり、次のステート は０１となる。以下の説明において、特に説明はしないが、ＰＬＡ１７００およ び１７０２は常に真でなければならない。
ステート０Ｉ ＨＳＨＩＦＴＩＮＩおよびＨＳＨＩＦＴＯＵＴＩが真であり、ＨＤ８ＴＥＲＭが 偽であるかぎり、ロジックはステートＯ１にとどまる。ＰＬＡ１７０２はステー ト０１を繰り返すためにＨＮＳＯＯをアクティブとする。
また、Ｈ３ＨＩ　ＦＴ　Ｉ　Ｎ　１およびＨ３ＨＬＦＴＯＵＴｌが真であり、か つＬＭＥＭＰＴＹが真であれば、ステート０１が繰り返される。ＰＬＡ１７０２ はステート０１を繰り返すためにＨＮＳＯＯを出力する。
ＨＳＨＩＦＴＩＮＩが偽になると、そのことは、バッファチョッパ１０４が１バ イトのデータをＢＰＢＵＦＭＥＭバス上に出力したこと、また、そのバイトがバ ス上にあることを示すためにＨＢＣＲＤＹをたてたことを示している。第１８図 において、ＨＢＣＲＤＹはレジスタ１８２４内の１段をリセットするべくＮＡＮ Ｄ１８０８を通り、その結果、Ｈ５ＨＩＦＴＩＮＩは偽になる。これに応じて、 ＰＬＡ７．７００はＨＭＷＲをアクティブとし、そのバイトはＢＰＢＵＦＭＥＭ ノ′てスからバツファ工０８へ書き込まれ、書込みカウンタはインクリメントさ れる。ＰＬＡ７０２はＨＲＤＹＡをアクティブとし、そのバイトが受けとられた ことを知らせるために、ＨＯＣＲＤＹがバッファチョッパへ送り返される。ＰＬ Ａ１７０２はＨＮＳＯＩをアクティブとし、論理ステートはステー）０２へ進む 。
Ｈ３ＨＩＦＴＯＵＴ１が真になれば、そのことは、バッファ１０８からＩＰ１１ １２へ１バイトを転送する状況にあることを示している。ＰＬＡ１７００はＨＭ ＲＥＧＢをアクティブとし、その結果、ＨＥＮＡＥ２がバッファ１０８から読み 出された１バイトのデータをレジスタ１６２４へクロック入力するために出力さ れ、その結果、そのデータバイトがＣＤＢＰＢＩＪＳ１２６上に出力される。Ｐ ＬＡ１７０２はＨＲＤＹＢおよびＨ５ＥＴＲＤＹをアクティブとし、その結果、 読出しカウンタは信号線１７０７上の信号ＬＲＤＡＤによりインクリメントされ 、そして、そのバイトがバス上に出力されていることを示すためにＨＯＣＣＲＤ Ｙが信号線１９０３を介してＩＰ１１１２へ送られる。ＰＬＡ１７０２はＨＮＳ ＯｌおよびＨＮＳＯＯをアクティブとし、論理ステートは０３へ進む。
バッファチョッパがＨＤ８ＴＥＲＭを真にすると、それは圧縮動作の終わりを示 している。ＬＭＥＭＰＴＹが偽であれば、Ｐ２Ａ１７００はＨＬＡＳＴＢＹをア クティブとし、ＩＰＩに最後のバイトが送られたことを知らせるために、ＨＯＣ Ｌ２は、ＨＮＳＯ２をアクティブとし、論理ステートはステート０４へ進む。
ステート０２ ステート０２において、ＰＬＡ１７００はＨＭＷＲＴをアクティブとし、その結 果、ＬＭＥＱＵＡＬが真か、または偽かに従って、バッファステータスＦＦ１９ ０２および１９０４を制御するために、ＨＣＮＴＲＷＲが信号線１８４５上で真 になる。ＰＬＡ１７０２はＨＮＳＯＯをアクティブとし、論理ステートはステー ト０１へ進む。
ステート０３ ステート０３において、ＰＬＡ１７００はＨＭＲＤをアクティブとし、その結果 、ＬＭＥＱＵＡＬが真か、または偽かに従い、バッファステータスＦＦ１９０２ および１９０４を制御するために、ＨＣＮＴＲＤが信号線１８４７上で真になる 。ＰＬＡ１７０２はＨＮＳＯＯをアクティブとし、論理ステートはステート０１ へ進む。
ト０４にとどまる。ＰＬＡ１７００はＨＬＡＳＴＢＹをアクティブとし、これに より、ＨＯＣＬＡＳＴＢＹＴが信号線１９３３を介してＩＰ１１１２へ送られ、 ＰＬＡ１７０２はステート０４を繰り返すためにＨＮＳＯ２をアクティブとする 。
バッファ制御伸長論理回路 ＰＬＡ１８００と１８０２は伸長動作中のバッファ制御装置の状態のシーケンス を決定する。ＰＬＡ１８０２は次の状態信号ＨＮＳＯ４−００を発生し、これら の信号はＣＬＫｌでレジスタ１８３０に入力される。これによって現在の状態信 号Ｃ３０４−００を発生し、これらの信号は論理回路の現在の状態を決めるため にＰＬＡに入力される。ＰＬＡ１８００と１８０２への他の入力信号には、ＦＦ ＩＱ４から出力され、バッファ１０８が空きでない場合に真となるＬＭＥＭＰＴ Ｙと、ＮＡＮＤ２００４から出力され、テープバッファ１０８から１バイトのデ ータをＢＰＢＵＦＭＥＭバスに読出すのに適している条件のときの真となるＬＳ ＨＩＦＴＯＵＴ２、及びＮＡＮＤ２００２から出力され、１バイトのデータをＢ ＰＢＵＦＭＥＮバスからテープバッファにロードするのに適している条理のとき に真となるＬＳＨＩＦＴＩＮ２が含まれている。信号ＨＩ　Ｐ　Ｉ　ＬＡＳＢＹ ＴはＩＰ１１１２によって発生され、最後のバイトがＩＰＩからバッファ制御装 置に転送されてしまった時に、ＰＬＡ１８００及び１８０２に入力される。信号 ＨＯＣＢ　ＫＷＤはレジスタ１８２４から出力される。このレジスタは、制御レ ジスタ３００がロードされて逆方向の伸長動作が指定された後、最初のＣＬＫｌ の初めに、この信号を発生する。
ＰＬＡ１８０２は信号ＨＭＡＥＮＤを発生して、伸長動作の最後に到達したとい うことをバッファチョッパ１０４に知らせる。この信号はレジスタ１８３０に入 力され、このレジスタ１８３０は、０Ｒ１８２２を通ってリード線ｌ白０３にＨ ＯＣＥＮＤを発生させる出力信号を出力する。このリード線１８０３は、前に説 明したように、バッファチョッパ回路に接続されている。
ＰＬＡ１８２０は、バッファ制御装置が他のバイトをバッファ１０８からバッフ ァチョッパに転送する容易ができていることをバッファチョッパ回路に知らせる ために、信号ＨＭＡＲＤＭＡを発生する。この信号はレジスタ１８３０に入力さ れ、このレジスタ１８３０は、リード線１８０５を通ってバッファチョッパに転 送される信号ＨＯＣＲＤＹを発生するために、０Ｒ１８０４を介して出力信号を 発生する。０Ｒ１８０４の出力はまた１８０６で反転され、信号ＬＲＤＹＡが得 られている。この信号はＮＡＮＤ２００４に入力され、その結果、信号ＬＳＨＩ ＦＴＯＵＴ２が偽となる。ＮＡＮＤ２００４の出力はＮＡＮＤ２００２の１つの 入力をイネーブルしており、ＮＡＮＤ２００２のもう一方の入力が真であれば、 ＮＡＮＤは信号ＬＳＨＩＦＴＩＮ２を発生し、この信号はリード線２００３を介 してＰＬＡ１８００と１８０２に入力される。
ＰＬＡ１８０２は、リードカウンタ１６０２をインクリメントするためＨＭＡＲ ＤＹＢを発生する。このＨＭＡＲＤＹＢは０Ｒ１７０６を介してラッチ１７０８ に入力され、このラッチの出力＆巳よって、ＮＡＮＤ　１７１０がクロックパル スを通過させて、リード線１７０７にＬＲＤＡＤを発生させ、バッファ読取りカ ウンタ出力１６０２のカウントがインクリメントされるＰＬＡ１８００はリード 線１８３５に信号ＨＫＥＮＬＤを発生し、バッファ読取りカウンタ１６０２をデ クリメントする。
この信号はラッチ１７０８に入力され、このラッチの出力によって、ＮＡＮＤ１ ７２６がイネーブルされる。ＣＬＫＩで、ＮＡＮＤはリード線１７０５にＬＬＯ ＡＤを発生し、バッファ読取りカウンタ１６０２をデクリメントする。
ＰＬＡ１８００は信号ＨＭＡＷＲＴを発生し、バッファフルＦＦ１９０２とバッ ファエンプティＦＦ１９０４を制御する。
この信号はレジスタ１８２ｏにクロックで入力され、このレジスタ１８２０はリ ード線１８４５にＨＣＮＴＲＷＲを発生するため、０Ｒ１８１４を介して出力信 号を発生する。第１９図にＪいて、コノ信号はＡＮＤＩ　９０６とＮＡＮＤＩ　 ９０８に入力され、前に説明したように、ＦＦ１９０２をクロックすると共にＦ Ｆ１９０４をセットする。
ＰＬＡ１８００は、バッファからの読取り中にＦＦ１９０２と１９０４とを制御 するため、信号ＨＭＡＲＤＡを発生する。
この信号はレジスタ１８２ｏに入力され、このレジスタ１８２Ｏはリード線１８ ４３に信号ＨＭＡＲＤを発生する・この信号は０Ｒ１８１６を通過してＦＦ１８ １８をＣＬＫ２でセットする・ＦＦはリード線１８４７に信号ＨＣＮＴＲＤを発 生し、この信号は、前に説明したように、ＦＦ１９０４をクロックすると共にＮ ＡＮＤ１９１０をイネーブルする。
ＰＬＡ１８００は、ＩＰ工１１２から受け取った１バイトのデータをＣＤＢＰＢ ＵＳｌ　２６を介し７．＜クリア□。８５書き込むため、信号ＨＭＡＳＴＲＤＹ を発生ｔ６．ＨＭＡＳＴＲＤＹはリード線１８４１を介してＡＮＤ１９１４Ｇ、 ：入力される。
もしＦＦ１９１６がリセットされていれば、これによりＡＮＤ１９１４がイネー ブルされ、リード糸束１８４１のがＡＮＤを通過してＣＬＫｌでＦＦ１９１８を セットする。ＦＦ（７）出力にょって、ＮＡＮＤ１９２０の１つの入力がイネー ブルされる。ＮＡＮＤの第２人力は、ＦＦ１９１６の出力によってイネーブルさ れる。もしリード線１４０の信号ＨＩＰＩＴＯＣＤＲＤＹが真であれば、ＩＰ１ １１２が１バイトのデータをＣＤＢＰＢＵＳ１２６に出力したことを示し、ＮＡ ＮＤ１９２０は出力信号を発生し、この信号は１９２２で反転され、リード線１ ９２７のＨＬＤＲＥＧＩを真にする。第１６図において、この信号は、ＣＤＢＰ ＢＵＳｌ　２６からのデータをレジスタ１６２６に格納させる。ＮＡＮＤ１９２ ０の出力はＦＦ１９２４をセットし、ＦＦの出力はドライバ１９ｏＯを通過して リード線１４２に信号ＨＯＣＤＡＣＫを発生させる。この信号は、ＣＤＢＰＢＵ Ｓ１２６上のバイトが受け入れられたことの確認として、ＩＰ１１１２に戻され る。これに応答して、ＩＰ１１１２はリード線１４０の信号を立ち下げて、ＦＦ １９２４をクリアする。
ＮＡＮＤ１９２０の出力はまた、ＦＦ１９１６をセットし、その結果ＦＦからの 出力は、ＮＡＮＤ１９２０とＡＮＤ１９１４を閉じるようにしている。次のＣＬ Ｋｌで、ＦＦ１９１８がリセットされ、ＣＬＫ２でクロックパルスがＮＡＮＤ１ ９２６を通過して、ＦＦ１９１６をクリアする。ＦＦ１７１６がリセットされる と、リード線１９２９（７）信号ＨＢＵＦＡＶＡＩＬＢは真になる。第２０図に おいて、この信号によってＮＡＮＤ２００２がイネーブルされ、この信号によっ てＮＡＮＤ２００２がイネーブルされ、ＬＳＨＩＦＴＩＮ２は真となることがで きる。
第１８図において、信号ＨＭＡＳＴＲＤＹはまたレジスタ１８２０にクロックで 入力され、レジスタ１８２０はリード線１８０３に信号ＨＬＡＴＥＮを発生する 。第２０図において、この信号によって、ＮＡＮＤ２００２のオン入力がイネー ブルされる。
ＰＬＡ１８００は、１バイトのデータをＣＤ５ＢＰＢＵＳからテープバッファの 書き込むため、信号ＨＭＡＷＲを発生する。この信号はリード線１８３３に出力 され、０Ｒ１７１２を通してＨＢＷＲとＬＷＲＡＢを発生すると共に、ＦＦ　ｌ 　７１６をセットする。Ｌ　Ｗ　ＲＡ　ＢはＭＵＸ１６０６をアドレスし、バッ ファ１０８をアドレスするために書き込みカウンタ１６００の出力を選択する。
ＦＦ１７１６によって発生された信号ｌ０ＣＷＲはドライバ２０００に入力され 、０Ｒ２００８の出力で信号ＨＰＲＯＣＲＷが偽となる。第１６図において、こ の信号によって、書き込みのためにバッファがイネーブルされる。前に説明した ように、リード線３１３のＨＣＯＭＰＲＥＳＳＥＮは真であり、したがってリー ド線２１０３のＨＤＲＩＶＥＮＤを偽とし、これによって、ドライバ１６１０が バッファにアドレスを出力し、ドライバ１６１４によりこのデニタをＢＰＢＵＦ ＭＥＭバスからバッファに出力することが可能になる。
信号ＨＢＷＲはレジスタ１８２０に入力され、リード線１８０１上に信号ＨＯＣ ＡＷＲを発生する。この信号は、ＡＮＤ　１３１０に入力されるが、ＨＣＯＭＰ ｌが偽であるため、伸長動作の期間中は影響されない。
ＰＬＡ１８００は、書込みカウンタ１６００の内容を読出してカウンタ１６０２ に転送し、書き込みカウンタをクリアするために、信号ＨＭＡＲＥＧＢを発生す る。この信号は、ＣＬＫｌによってレジスタ１８２０に入力され、このレジスタ は２つのＮＡＮＤ１８４０と１８４２イネーブルにする出力信号を発生する。Ｃ ＬＫ２で、ＮＡＮＤ１８４０ばリード線１８１１に信号ＬＤＷＮＣＮＴを発生し 、第１６図において、この信号は、読取りカウンタ１６０２に書き込みカウンタ １６００からの出力をロードする。ＣＬＫ３で、ＮＡＮＤ１８４２はリード線１ ８０９に信号ＬＤＷＮＣＮＴ２を発生し、この信号は書き込みカウンタ１６００ に全てゼロをロードすることによって、カウンタをクリアする。
ＰＬＡ１８００は、レジスタ１６２６から１バイトのデータをＢＰＢＵＦＭＥＭ バスにゲートするため、信号ＨＭＡＲＥＧＡを発生する。この信号はＣＬＫｌに よってレジスタ１８２０に入力され、このレジスタの出力は、１８４４で反転さ れてＬＥＮＡＢ　１となる。第１６図では、この信号によって、レジスタ１６２ ６の出力がイネーブルされ、ＢＰＢＵＦＭＥＭバスに送られる。
バッファ制御伸長論理ステート ステートＯＯ リード線３１５上の信号ＨＣＯＭＰ２が偽である限り、ＰＬＡ１８００と１８０ ２は出力信号を発生せず、論理回路はステートＯＯのままである。ＨＣＯＭＰ２ が真になると、伸長動作が開始され、ＨＣＯＭＰ２は伸長動作中、真のままでな ければならない。ＨＣＯＭＰ２が真になると、ＰＬＡ１８００は、前に説明した ように、ＨＭＡＳＴＲＤＹによって、バッファ１０８に書込むために論理回路を セットする。ＰＬＡ１８０２は、ＨＮＳＯ３をアクチブにして、論理回路をステ ート０８に進める。
ステート０８ ステート０８は通常或は逆方向の伸長が行われかどうかを決定する。もしリード 線１８２３上のＨＯＣＢＫＷＤが真であって、逆方向の読取りが指示されると、 ＰＬＡ１８００はＨＭＡｓＴＲＤＹを真にし、一方ＰＬＡ１８０２はＨＮＳＯ４ と）ＩＮＳＯＯを真にして、逆方向の伸長を実行するため、ステート１１にジャ ンプする。
もしＨＯＣＢＫＷＤが偽であれば、ＰＬＡ１８００はＨＭＡＳＴＲＤＹを真にし 、ＰＬＡ１８０２はＨＮＳＯを真にして、ステート０１に進み、通常の伸長を実 行する。
ステー）−０１ １Ｐ１１１２がバッファ１０８に１バイ゛トのデータを書き込む準備ができてい るという信号を出すか、バッファチョッパ１０４がバッファ１０８から読み込ま れたもう一方のワードを入力する準備ができているという信号を出すか、または バッファが空きであって、ＩＰＩが最後のパイ、トを転送してしまったという信 号を出す迄、論理はステート０１でウェイトする。論理回路はこれらの条件の１ つが発生するのを待っている間、ＰＬＡ１８００はＨＭＡＳＴＲＤＹをアクティ ブにし、一方、ＰＬＡ１８０２はＨＮＳＯＯをアクティブにして、このステート を繰返す。
もしＩＰＩが１バイトのデータをＣＤＢＰＢＵＳに送り、リード線１４０のＨＩ 　ＰＩＴＯＣＤＲＤＹを立ち上げると、この信号によってＨＬＤＲＥＧＩがリー ド線１９２７上で真となり、そのデータをレジスタ１６２６に入力する。第１９ 図では、ＩＰＩＴＯＣＤＲＤＹによって、リード線１９２９のＨＢｔＪＦＡＶＡ ＩＬＢが真となり、第２０図では、この信号によってＮＡＮＤ２００２がＬＳＩ ＩＦＴＩＮ２を真にする。ＬＳＨＩＦ’ｒＩＮ２が真になると、ＰＬＡ１８００ はＨＭＡ　ＲＥ　ＧＡアクティブにして、ＬＥＮＡＢ　１によってレジスタ１６ ２６からのデータがバッファにゲートされる。ＰＬＡ１８００はまたＨＭＡＷＲ をアクティブにして、そのデータをバッファ１０８にｉＦ込む。ＰＬＡ１８０２ はＨＮＳＯＩをアクティブにして論理回路はステート０２に進む。バッファチョ ッパが１バイトのデータを受け取る準備を完了していると、Ｈ′Ｆ３ＣＲＤＹを 立ち上げ、第２０図では、これによってＮＡＮＤ２００４がＬＳＨＩＦＴＯ１Ｊ Ｔ２を発生する。この信号に応答して、ＰＬＡ１８００がＨＭＡＳＴＤＹを真に し、ＰＬＡ１８０．２がＨＭＡ　ＲＤＹＢＳＨＭＡＲＤＹＡ、ＨＮＳＯＯおよび ＨＮＳＯＩを真にし、バッファ１０８からＢＰＢＵＦＭＥＭバスに１バイト読み 出す。そして、リードＩｌｌ　８０５（７３ＨＯＣＲＤＹを立ち上げてバッファ チョッパに、このバイトがバス上にあることを知らせ、ロジックをステートＯ’ ３に進める。
ＩＰＩ　１１２がリード線１５３上の信号ＨＬＡＳＴＢＹＴを立ち上げると、レ ジスタ１７１０に入力され、信号ＨＩＰＩＬＡＳＢＹＴＡがＰＩＡ１８００と１ ８０２に入力される。もしバッファが空き（リード線１９１５のＬＭＥＭＰＴＹ が偽）であれば、ＰＬＡ１８００はＨＭＡＲＤＡをアクティブにし、一方、ＰＬ Ａ１８０２によってＨＭＡＥＮＤとＨＮＳＯ２がアクティブとなり、ＨＯＣＥＮ Ｄをリード線１８０３を介してバッファチョッパに転送し、論理回路をステート ０４に進める。区テートＯ２ バッファチョッパは、ステー　ト０２と０３との間で交互に切替わり、交互にテ ープバッファからの１バイトのデータをバッファチョッパに読出すか、ＩＰ１１ １２からの１バイトのデータをテープバッファに書き込んでいる。もし条件が交 互に動作を行う準備と整えていなければ、論理回路はアイドルステート０１に戻 る。
ステー）−０２において、ＬＳＩＩＦＴＯＵＴ’２が真であれば、ＰＬＡ１８０ ０と１８０２はＨＭＡＳＴＲＤＹ、ＨＭＡＷＲＴ、ＨＭＡＲＤＹＢ及びＨＭＡＲ ＤＹＡを出力し、バッファからの１バイトを読み取ると共に、リード線１８０５ のＨＯＣＲＤＹにより、そのバイトがＢＰＢＵＦＭＥＭバス上にあることをバッ ファチョッパに知らせる。ＰＬＡ１８０２はＨＮＳＯＩとＨＮＳＯＯをアクティ ブにして、論理回路をステート０３に進める。
ＬＳＨＩＦＴＯＵＴ２が偽であれば、ＰＬＡ１８００はＨＭＡ　Ｓ　Ｔ　Ｒ’Ｄ 　ＹとＨＭＡＲＥＧＢを依然として発生するが、ＰＬＡ１８０２はＨＮＳＯＯの みを発生して、論理回路をステートＬＳＨＩＦＴＩＮ２が真であれば、ＰＬＡ１ ８００はＨＭＡＲＥＧＡ％ＨＭＡＲＷおよびＨＭＡＲＤＡをアクティブにして、 ＣＰＤＢＵＳからのデータのバイトをバッファ１０８に書き込む。ＰＬＡ１８０ ２はＨＮＳＯＩをアクティブにしてステート０２に進む。
ＬＳＨＩＦＴＩＮ２が偽であれば、ＰＬＡ１８００はＨＭＡＳＴＲＤＹとＭＡＲ ＤＡをアクティブにする。これらの信号によって、リード線１４０のＨＩ　ＰＩ ＴＯＣＤＲＤＹがサンプリングされ、フルおよびエンプティＦＦ１９０２と１９ ０４のステートが、読出し及び書込みカウンタ１６００と１６０２のカウントが 等しいかどうか、即ちリード線１６０１のＬＭＥＱＵＡＬが真であるかどうかに よって調節される。ＰＬ、ＡはＨＮＳｏｏをアクティブにして、論理回路をステ ート０１に進める。
ステート０４ ステート０４は、通常の伸長動作の最終のステートである。
一度論理回路がこのステートに入ると、ＨＣＯＭＰ２が真である限り、そ、こに 止まる。ＰＬＡ１８０２はＨＮＳＯ２を真にして、このステートを繰返す。そし てＨＭＡＥＮＤを真にし、ＨＣＥＮＤがバッファチョッパに送られる。
ステート１１ ステート１１はステート０１から入り、逆方向の読取り動作のためのみのもので ある。論理回路は、ＨＩＰＩＬＡＳＢＹＴとＬＳＨＩＦＴＩＮ２が偽である限り 、ステート１１に止まる。ＰＬＡ１８００はＨＭＡＳＴＲＤＹを真にし、一方、 ＰＬＡ１８０２はＨＮＳＯ４とＨＮ’　Ｓ　ＯＯを真にして。このステートを繰 り返す。
ＬＳＩＦＴＩＮ２が真になると、ＰＬＡ１８００はＨＭＡ　ＲＥＧＡとＨＭＡＷ Ｒをアクティブにし、ＩＰＩからのデータをバッファに書き込む。ＰＬＡ１８０ ２はＨＮＳＯ４とＨＮＳＯｌをアクティブにしてステート１２に進む。
論理回路は、ステート１１からステート１２に移動し、またステート１１に戻り 、各ループでＩＰ１１１２からバッファ１０８に１バイトのデータ２をロードし 、書き込みカウンタ１６００をインクリメントする。この動作は、データの全ブ ロックがバッファにロードされてしまう迄継続される。ＩＰＩが最後のバイトを 転送し終わると、これはリード線ｉ５３の信号ＨＬＡＳＴＢＹＴを立ち上げる。
こうして、レジスタ１７１０ばＰＬＡ１８００とＰＬＡ１８０２にＨＩＰＩＬＡ ＳＴＢＹＴを入力する。もしＬＳＨＩＦＴＩＮ２が偽であれば、ＰＬＡ１８００ はＨＭＡＲＥＧＢをアクティブにして、書込みカウンタ１６０２のカウント値を 読取りカウンタ１６０２に転送し、書込みカウンタをリセットする。ＰＬＡ１８ ０２は、ＨＭＡＲＤＹＡ、ＨＮＳＯ４、ＨＮＳＯ３及びＨＮＳＯＯをアクティブ にして、ＨＯＣＲＤＹ信号をバッファチョッパに転送して、論理回路をステート １９に進める。
ステート１２ ステート１２では、ＰＬＡ１８００はＨＭＡＳＴＲＤＹとＨＭＡＷＲＴをアクテ ィブにし、一方、ＰＬＡ１８０２は、ＨＮＳＯ４とＨＮＳＯＯをアクティブにし て、ステート１１に戻る。
ステート１９ ステート１９では、ＰＬＡ１８０２はＨＫＥＮＬＤを発生して、リード線１７０ ５の信号ＬＬＯＡＤは、読取りカウンタのカウント値をデクリメントする。ＰＬ Ａ１８０２はＨＮＳＯ４、ＨＮＳＯ２及びＨＮＳＯＩをアクティブにして、論理 回路をステート１６に進める。
ステート１６ 論理回路は、バッファがエンプティ（ＬＭＥＭＰＴＹが真）でな（、ＬＳＨＩ　 ＦＴＯＵＴ２が偽である限り、ステート１６に留まる。ＰＬＡ１８００は出力を アクティブにせず、ＰＬＡ１８０２はＨＮＳＯ４、ＨＮＳＯ２及びＨＮＳＯＩを アクティブにして、ステート１６を繰り返す。
ＬＳＨＩＦＴＯＵＴ２が真になると（バッファチョッパはＨＢＣＲＤＹをＮＡＮ Ｄ２００４に転送する）、ＰＬＡ１８００はＨＭＡＲＤＡをアクティブにしてバ ッファステートＦＦ１９０２と１９０４を制御する。ＰＬＡ１８０２はＨＭＡＲ ＤＹＡをアクティブにし、バッファから読出されたバイトがＢＰＢＵＦＭＥＭバ スで使用可能であるという信号として、ＨＯＣＲＤＹをバッファチョッパに転送 する。ＰＬＡ１８０２はＨＮＳＯ４、ＨＮＳＯ２、ＨＮＳＯＩ及びＨＮＳＯＯを アクティブにして、論理回路をステート１６に進める。
論理回路はステート１６からステート１７に繰り返して移動し、ステート１６に 戻る。ステート１６と１７が実行される毎に、１バイトがテープバッファ１０８ からチャネルチョッパ１０４に転送され、読取りカウンタ内のカウント値がデク リメントされる。最後のバイトが転送されてじまうと、読取りカウンタのカウン ト値はゼロになっている。こうして、ステート１１でリセットされた書込みカウ ンタ１６００のカウントと等しくなり、比較器１６２０がリード線１６０１のＬ ＭＥＱＩＪＡＬを真にする。最後のバイトが転送されると、この信号によってＦ Ｆ１９０４がリセットされ、信号ＬＭＥＭＰＴＹが偽になる。
ＬＭＥＭＰＴＹが偽になると、ＰＬＡ１８００は出力をアクティブにせず、ＰＬ Ａ１８０２はＨＮ　Ｓ　Ｏ’２をアクティブにして、論理回路は最後のステート ０４に進む。
ステート１７ ステート１７では、ＰＬＡ１８００はＨＫＥＮＬＤをアクティブにして、読取り カウンタ１６０２をデクリメントする。ＰＬＡ１８０２はＨＮＳＯ４、ＨＮＳＯ ２及びＨＮＳＯＩをアクティブにして、論理回路をステート１６に進める。
逆方向の読取り回路 逆方向の読取り動作の間、テープ装置１０４は、記録されたのと反対の方向に情 報を読取っている。各バイトはＩＰＩ　ｌ　１２に転送され、１バイト内のビッ トが従来の方法で反転される。それからデータバイトは、ＣＤＢＰＢＵＳＩ　２ ６、テープバッファ制御装置１０６のレジスタ１６２６、及びＢＰＢＵＦＭＥＭ バス１３０５を介して転送され、テープバッファ１０８に入力される。データの 全ブロックは、伸長が開始される前にテープバッファに書き込まれる。伸長が開 始されると、データのバイトは、テープバッファから、これがここに書き込まれ たのと逆の順序で読出され、ＢＰＢＵＦＭＥＭバスを介してバッファチョッパ１ ０４に転送される。バッファチョッパ１０４は、このデータを１２ビツトのワー ドに変形し、ＣＤ制御装置１０２に送る。伸長は通常の方法で行われ、その結果 得られた９ビツトのワードは、チャネルチョッパ１００に転送され、ここでこれ らは８ビツトのバイトに変換され、各バイトのパリティビットが作成される。そ れから、各バイトが逆方向の読取りしＩＦＯ１１６に書き込まれ、データの全ブ ロックがＬＩＦＯに読み込まれた後、これはチャンネルバッファ１１０を介して 、ＬＩＦＯからチャンネルデータバス１２２に逆の順序で読出される。
第２１図は、逆方向の読取りＬＩＦＯ２１００を示し、第２２図及び２３図は、 ＬＩＦＯを制御し、ＬＩＦＯに書込みを行っている間にチャネルチョッパとハン ドシェークを行い、ＬＩＦＯからこのチャネルへの読取りを行っている間にチャ ネルバッファ１１０とハンドシェークを行う論理回路を示す。第２１図乃至２３ 図の回路は、記録装置１１４が圧縮されたデータを、これが記録されたのと反対 の方向に読出することができる場合にのみ必要であることが理解できるであろう 。
第２１図において、ＬＩＦＯ２１００には、セレクタ２１０４に接続された出力 を有するアップ／ダウンアドレスカウンタ２１０２が設けられている。このセレ クタは逆方向の読取りの伸長の期間中、リード線２３２５のＨＬＩＦＥＮＡＢに よって連続的にアドレスされ、その結果、カウンタの出力（ビット０−１３）が １組のドライバ２１０６に入力される。２つのアドレスビット１５と１６が、ア ドレスイネーブルデコーダ２１０８、チップイネーブルデコーダ２１１０、及び 書込みイネーブルデコーダ２１１２に入力される。読取りまたは書込み動作の間 、デコーダ２１０８はドライバ２１０６を選択的にイネーブルするための出力信 号を発生し、これらドライバの出力信号けＬＩＦＯ２１００のアドレス入力に入 力される。
読取りまたは書込み動作の間、デコーダ２１１０は選択的にチップイネーブル信 号を発生して、ＬＩＦＯのメモリチップをイネーブルする。書込み動作の間、デ コーダ２１１２はＬＷＥ信号を偽にして、Ｌ、ＩＦＯに書込みを行う。このＬＷ Ｅ信号は読取りの間は偽である。
データは、チャネルチョッパｌＯＯからＬＩＦＯ２１００に入力され、チャネル チョッパは、そのデータをＦＩＦＢＰＤＢＵＳ１５５に出力し、このデータは１ 組のドライバ２１１４を介してＬＩＦＯに転送される。ＬＩＦＯのデータは、１ 組のドライバ２１１６を介して、チャネルデータバスに読出される。
コントローラは、ＢＰＤＢＵＳ１３０を介して、逆方向の読取り回路に命令を送 ることができる。コントローラは信号ＬＵＰＢＲＢＤＳＥＬとＬＬＤＳを真にし 、ＨＰＲＯＣＲＤを偽にしてデコーダ２２００をイネーブルし、ＰＲＯＣＡＤＢ ＵＳのビット位置０２と０１にアドレスを出力する。アドレスビットが１１であ れば、これらのビットがトグルされるので、逆方向の伸長回路がクリアされる。
デコーダは信号を発生し、これは生する。制御レジスタ３００のリセットビット がトグルされて、リード線３１１にＨＣＬＲが出力されると、これらの回路がク リアされる。この信号は、０Ｒ２２２４と０Ｒ２２０４を通過して、ＬＢＲＣＬ Ｒを発生する。
ＬＢＲＣＬＲはＦＦ２２０６とＦＦ２２１６をセットし、ＦＦ２２１０、ＦＦ２ ２１２、ＦＦ２２１４、ＦＦ２３０８、ＦＦ２３１２、ＦＦ２３１４、ＦＦ２３ １６及びシフトレジスタ２２０８をクリアする。ＦＦ２２０６がセットされると 、その出力信号ＬＬＩＦＷＴＥＮＡＢがリード線２２０３で真になる。第２１図 では、この信号によってドライバ２１１４がイネーブルされ、ＦＩ　ＦＢＰＤＢ ＵＳ］、５５に出力されたデータがドライバを介してＬＩＦＯ２１００に加えら れる。ＦＦ２２１６がセットされると、これは信号ＨＣＯＵＮＴＵＰを発生し、 この信号によって、ＮＡＮＤ２２２０がイネーブルされ、またアドレスカウンタ ２１０２がイネーブルされて、クロックがが入力される毎にカウントアツプされ る。
ＦＦ２２１６はまた、信号Ｌ　ＣＯＵ　Ｎ　Ｔ　Ｕ　Ｐを発生し、これは０Ｒ２ ２２を通過して、リード線２２５上にＬＥＷを発生する。
第２１図では、ＬＥＷによってデーコーダ２１１２がイネーブルされ、書込み可 能信号をＬＩＦＯ２１００に入力する。ＬＣＯＵＮＵＰが真の場合、シフト・レ ジスタ２２０８のデータ入力にゼロ信号を与えるため、レジスタからのアクティ ブ出力は存在しな（なる。
デコーダ２２００に戻って、アドレス・ビットをＯＯにすることによって逆方向 伸長回路が逆方向の伸長を行なうためにイネーブルされ、その結果、デコーダは リード線２２０９に信号ＬＣＬＫＣＯＮＴを出力する。第２３図において、ＬＣ ＬＫＣＯＮＴがトグルされると、ＢＰＤＢｔＪＳからのビットＯＯと０１とがレ ジスタ２３００にクロックされる。ビット０１はトグルされ、レード線２３２７ にＨＣＬＲＡＤＲＥＮを発生する。
第２１図において、この信号によってアドレス・カウンタ２１０２がゼロにリセ ットされる。ビットＯＯは、逆方向の伸長が開始される前に、レジスタ２３００ のステージ０をセットするために真にされなければならない。レジスタのこのス テージは逆方向の伸長動作中セットされたままで、信号ＨＬＩＦＥＮＡＢを真に している。ＨＬＩＦＥＮＡＢは、Ｎ０Ｒ２３０４の１つの入力をイネーブルする と共に、Ｎ０Ｒ２３０４を通してリード線２３５１にＬＥＡを発生させている。
第２１図においされる。ＨＬＩＦＥＮＡＢはまた、ＦＦ２２０６とＦＦ２２１６ に入力されるが、この信号が真である限りこれらのＦＦをクリアしない。ＨＬＩ ＦＥＮＡＢは２３２０で反転されて、ＬＬＩＦＥＮＡＢを発生し、第２１図にお いて、この信号はドライバ２１１６をイネーブルにして、ＬＩＦＯ２１００から 読み出されたデータをドライバを介してチャネル・データ・バスに転送すること ができる。第２３図においてＬＬＩＦＥＮＡＢによってドライバ２３１０がイネ ーブルされる。
チャネル・チョッパ１００によってデータの第１バイトがＦＩ　ＦＢＰＤＢＵＳ 　１５５に与えられ、リード線６１１上の信号ＨＲＤＹが立上がる点迄、逆方向 の伸長が進んだものと仮定する。第２２図において、ＨＲＤＹがＦＦ２２１０を 、クロックしてセットする。ＨＲＤＹはまたＮＡＮＤ２２２０を通ってリード線 ２２１５にＨＣＤＲＤＹＯＯを発生すると共にディレィ線２２２６にパルスを出 力して、２０ｎｓのタイミング信号ＨＣＤＲＤＹ２０、ＨＣＤＲＤＹ４０、ＨＣ ＤＲＤＹ６０及びＨＣＤＲＤＹ８０を連続して発生させている。
第２３図において、ＨＣＤＲＤＹＯＯはＦＦ２３１６をクロックしてセットし、 ＬＬＩ　ＦＷＴＳＴＲＢがリード線２３０９上で真になる。この信号は０Ｒ２３ ３０を通過してＬＥＣを真にする。第２１図において、ＬＥＣがデコーダ２１１ ０をイネーブルして、チップ・イネーブル信号をＬＩＦＯ２１００に出力し、Ｆ Ｉ　ＦＢＰＤＢＵＳｌ　５５上のデータのバイトがＬＩＦＯ２１００に書き込ま れる。
信号ＨＣＤＲＤＹ２０が２３３２で反転されて、ＮＡＮＤ２３３４を閉じる。Ｎ ＡＮＤ２３３４の出力は０Ｒ２３３６に入力され、ＬＢＲＣＬＲは偽であるから 、０Ｒ２３３６からＦＦ２３３８への出力はハイレベルである。ＨＣＤＲＤＹ４ ０はＮＡＮＤ２３３４に入力される。ＨＣＤＲＤＹが真になると、ＨＣＤＲＤＹ ２０は偽になり、ＮＡＮＤは０Ｒ２３３６を通して出力を発生し、ＦＦ２３３８ をクリアする。
ＨＣＤＲＤＹ６０はＮＡＮＤ２３４０に入力され、ＨＣＤＲＤＹ８０は２３４２ で反転され、ＮＡＮＤ２３４０の第２人力に入力される。ＮＡＮＤ２３４０の出 力は、ＨＣＤＲＤＹ６０が真になったときからＨＣＤＲＤＹ８０が真になるまで の間、ロウレベルである。ＮＡＮＤ２３４０の出力はＮ０Ｒ２３４４を通過して ＦＦ２３１６をリセットし、書き込みストローブ信号ＬＬＩＦＷＴＳＴＲＢを立 ち上げる。ＮＡＮＤ２３４０の出力はまた、ＦＦ２３３８をクロックしてセット し、信号ＨＢＰＢＵＳＴＯＦＩＦＡＣＫがリード線１５７を介してチャネル・チ ョッパ１００に戻される。これにより、ＦＩＦＢＰＤＢＵＳ１５５のバイトが受 け取られたことが示される。ＮＡＮＤ２３４０の出力は信号ＬＥＮＤＷＴであり 、リード線２３１１を通して出力され、０Ｒ２１１８を通してアドレス・カウン タ２１０２をクロックして、インクリメントしている。
前述したサイクルは、チャネル・チョッパ１００が１バイトのデータをＦＩＦＢ ＰＤＢＵＳ１５５に与え、リード線１５７の信号ＦＲＤＹ立上がるごとに繰り返 される。データのブロック全体がＬＩＦＯ２１００に書き込まれた後、チャネル ・チョッパ１００はリード！！６１５の信号ＨＦＩＦＬＡＳＳＹを立ち上げて、 最後のバイトが転送されてしまったことを示す。この時、伸長されたデータ・ブ ロックはＬＩＦＯ２１００に含まれており、通常の順序でこの中に書き込まれる 。ＨＦＩＦＬＡＳＳＹが真になると、これらの回路はデータをＬＩＦＯ２１００ から、これらがそこに書き込まれたのと逆の順序で読み取るために動作し、これ によって逆の順序でチャネルに伸長されたデータを供給する。
第２２図において、ＨＦＩＦＬＡＳＳＹはＦＦ２２０６をクロックおよびリセッ トして、ＬＬＩＦＷＴＥＮＡＢを立ち上げる。これによってドライバ２１１４の 出力を禁止する。ＨＦＩＦＬＡＳＳＹはまたＦＦ２２１６をブロックする。ＦＦ ２２１０は最初のＨＲＤＹ信号以降セットされたままであるから、その出力によ ってＦＦ２２１６はこれがクロックされた時にリセットされる。これによってＬ ＥＷが終了し、デコーダ２１１２は書込み可能信号をＬＩＦＯ２１００に出力し なくなる。従って、ＬＩＦＯはチャネルに対してデータを読出す準備を整える。
ＦＦ２２１６がリセットされると、信号ＨＣＯＵＮＴＵＰが偽になり、第２１図 において、これによりアドレス・カウンタ２１０２がイネーブルされ、クロック される毎にデクリメントされる。また、リード線２２０７上の信号ＬＣＯＵＮＴ ＵＰが偽になる。これによってＦＦ２３１４がクロックおよびセットされ、ハイ レベルの信号がシフト・レジスタ２２０８のデータ入力に供給される。
シフト・レジスタは２０ＭＨｚのクロック・パルスによってシフトされ、読取り 動作のためのタイミング・パルスを発生する。シフト・レジスタの出力２はＮＡ ＮＤ２２２０に入力され、出力３は２２３０で反転されて、ＮＡＮＤ２２２０の 第２入力端子に入力される。出力２がハイレベルであり、出力３がロウレベルで あると、ＮＡＮＤがイネーブルされて信号を発生し、この信号は０Ｒ２２１８と ０Ｒ２１１８を通ってカウンタ２１０２をクロックおよびデクリメントする。
シフト・レジスタ２２０８の出力３が真になると、リード線２２２５の信号ＨＥ ＮＤＬＩＦＲＤＣＥがＮＡＮＤ２３０２と０Ｒ２３３０を通過してＬＥＣとなる 。第２１図において、デコーダ２１１０はＬＥＣによってイネーブルされてチッ プ・イネーブル信号を発生し、その結果、カウンタ２１０２によって特定された ＬＩＦＯアドレスが、ドライバ２１１６を介してＬＩＦＯからチャネル・データ ・バスに読出される。
シフトレジスタ２２０８の出力４が真になると、リード線２２２７の信号ＨＤＥ ＣＯＤＥＤＯＮＥがＡＮＤ２３５０を通過して、リード線２３３３にＨＢＲＣＨ ＡＣＫＯＯを発生する。
この信号は２３５２で反転され、リード線２３３１にＨＣＬＫＬＩＦＥＭＰＴＹ を発生する。ＨＤＥＣＯＤＥＤＯＮＥはまた２３５２で反転され、ＡＮＤ２３５ ４と０Ｒ２１１８を通過して、カウンタ２１０２のクロック入力なロウレベルに する。
リード線２３３３のＨＢＲＣＨＡＣＫＯＯが真になると、信号はＡＮＤ２３５６ を通過してＦＦ２３０８をクロックし、ＬＩＦ０２１００が空きでないと仮定す ると、リード線２２３５の信号ＬＬＩＦＭＴが偽になる。ＦＦ２３０８はセット され、リード線２３０１に信号ＨＬＩ　ＦＴＯＣＨＲＤＹを再び発生する。この 信号はＡＮＤ２３５８を通過して、リード線２３５５にＨＢＲＣＯＭＲＤＹを発 生する。
ＨＬＩＦＯＴＯＣＨＲＤＹはＦＦ２２１２をクロックする。
アドレス・カウンタ２１０２の値がゼロのとき、このアドレスカウンタはリード 線２１０１に信号ＬＬＩＦＡＤＤＲＴＣを発生する。このＬＬＩＦＡＤＤＲＴＣ は２３３２で反転され、ＦＦ２２１２のデータ入力端子に入力される。ＬＩＦＯ が空きでないと仮定する、即ち、アドレス・カウンタめ値がゼロでないと仮定す れば、ＦＦ２２１２はクロックによってその状態が変化せず、リセットされたま まとなる・ 信号ＨＢＲＣＯＭＲＤＹはリード線２３５５を介して伝送され、データがチャネ ル・データ・バスで使用可能であることを示す。そこで、逆方向の読取り回路は 、チャネル・バッファがデータを受け取り、信号ＨＤＩＮＸＴＢＷＲＤをリード 線１４９で立上がるのを待つ。読取り回路がチャネル・バッファがデータを受け 入れるのを待っている間、シフト・レジスタ２２０８は信号ＨＥＮＤＬＩＦＲＤ ＣＥを連続的に発生して、ＬＩＦＯ内のアドレスされたロケーションを読出して いる。そのレジスタはまた、連続して信号ＨＤＥＣＯＤＥＤＯＮＥを発生する。
これにより、アドレス・カウンタ２１０２のクロック入力はＬＣＮＴＣＬＫ２に よってロウレベルに保持される。
チャネル・バッファがデータを受入れ、リード線１４９上の信号を立ち上げると 、この信号は２３６０で反転され、ＡＮＤ２３５０の出力をブロックする。信号 ＨＣＬＫＬＩＦＥＭＰＴＹはリード線２３３１上で真になると、ＦＦ２２１４を クロックする。ＦＦ２２１２はセットされていなかったから、ＦＦ２２１４はリ セットされたままである。インバータ２３６０の出力は、リード線２３１９上の 信号ＬＢＲＡＣＫである。この信号が真になると、これは０Ｒ２３６４を通過し てＦＦ２３０８をクリアし、ＨＢＲＣＯＭＲＤＹを立ち下げる。これに応答して 、チャネル・バッファはリード線１４９の信号ＨＤ　Ｉ　ＮＸＴＢＷＲＤを立ち 下げる。
ＬＢＲＡＣＫが真である間、ＦＦ２３１２をセットし、ＡＮＤ２３５４の出力の 信号ＬＣＮＴＣＬＫ２はハイレベルとなってアドレス・カウンタ２１０２をクロ ックすると共にデクリメントする。ＬＢＲＡＣＫが偽になると、ＦＦ２３１２は 次の２０ＭＨｚのクロック・パルスによ４つて再びリセットされる。
チャネル・バッファがリード線１４９のＨＤＩＮＸＴＢＷＲＤを立ち下げるや否 や、ＡＮＤ２３５０は再びイネーブルされて、ＨＢＲＣＨＡＣＫが再びＦＦ２３ ０８をセットし、その結果、ＨＢＲＣＯＭＲＤＹはチャネル・バッファに転送さ れて、より多（のデータがチャネル・データ・バスにあることを示す。
カウンタが空きでない限り、このサイクルが繰り返される。
即ち、ＬＩＦＯがチャネル・データ・バスに読出され、アドレス・カウンタはＬ ＣＯＮＴＣＬＫ２によってデクリメントされる。データがバス上に存在している と、ＨＤＲＣＯＭＲＤＹはチャネル・バッファに転送される。チャネル・バッフ ァがデータを受入れると、ＨＤＩＮＸＴＢＷＲＤが立ち上げられてＨＢＲＣＯＭ ＲＹを立ち下げ、このサイクルが繰りされる。これは、最後のバイトを除く全て のデータのブロックがＬＩＦＯ２１００からチャネル・バッファに転送されてし まう迄継続される。この時、アドレス・カウンタ２１０２の値はゼロとなってい る。ＦＦ２３０８がセットされると、リード線２３０１のＨＬＩＦＴＯＣＨＲＤ Ｙは、ＦＦ２２１２をブｏ’７りすると共にセットする。チャネル・バッファが データの最後のバイトを受入れて、リード線１４９上のＨＤＩＮＸＴＢＷＲＤを 立ち上げた後、ＨＣＬＫＬＩ　ＦＥＭＰＴＹはリード線２３３１で真になる。こ のことによって、ＦＦ２２１４がクロックされ、ＦＦ２２１２はセットされてい たので、ＦＦ２２１４がセットされる。リード線２２３５のり、ＬＩＦＯＭＴは 真となり、第２３図において、この信号は、もし更に多くのデータを転送しよう とすると、ＦＦ２３０８がリセットされることを保証する。リード線２２３５の 信号ＬＬＩＦＯＭＴは、状態レジスタ（図示せず）をセットすることができるが 、このレジスタは逆方向の読出し動作が完了したと判定するために、コントロー ラ１１８によって読出されてもよい。
データ圧縮の開始 第１Ａ図を参照して、チャネル１２２に接続された装置が、１ブロツクのデータ をテープ装置１１４に書込もうとすると、この装置はブロック・サイズを表す値 をチャネルとＢＰＤバス１３０を介して、コントローラ１１８に転送する。そし て、この装置は書込み命令をそのコントローラに出力する。これに応答して、コ ントローラは信号ＬＵＰＣＤＢＤＳＥＬとＬＬＤＳを発生し、これらの信号は第 ２０図においてＡＮＤ２０２０に入力される。このＡＮＤの出力によって、ＡＮ Ｄ２０２２の一方の入力がイネーブルされる。コントローラは信号ＨＰＲＯＣＲ Ｄを偽にし、その結果、ＡＮＤ２０２２によってデコーダ２０２４がイネ−フル にされる。コントローラはプロセッサ・アドレス・バスのビット０１と０２にゼ ロをセットすると、デコーダ２０２４はリード線２０１１上に信号ＬＯＣ５ＥＬ ＷＲＯを発生する。第３図において、この信号によって制御ワードが、コントロ ーラ１１８から制御レジスタ３００にクロックされる。ＢＰＤＢＵＳを介してコ ントローラより出力された制御ワードによってレジスタがセットされると、第３ 図の回路は信号ＨＣＯＭＰＲＥＳＳＥＮとＨＣＯＭＰを発生する。信号Ｈ３ＴＥ Ｎは偽である。これらの信号によって、チャネル・チョッパ１００．Ｃ／Ｄコン トローラ１０２、バッファ・チョッパ１０４及びテープ・バッファコントローラ １０６がイネーブルされ、前述したようにして、圧縮動作が実行される。
この装置はチャネル・データ・バス１２２を介し、チャネル・バッファ１１０を 通してチャネル・チョッパ１００ヘデータを送り始める。圧縮回路はデータを圧 縮し、これはテ・−ブ・バッファ１０８に格納される。一方、コントローラ１１ ８は、条件が下記の下式（１）によって満足されているかどうかを判定するため 、プログラムを繰返して実行する。
等式（１）　ＱＯ＋　（ＲＴ）（ＴＳ）−ＲＣ＝コンプレッサ入力のデータ速度 ；ＲＴ＝出力装置のデータ速度； ＴＳ＝出力装置が速度に達するまでに要する時間；ＩＢ＝データブロックのサイ ズ； ＩＯ＝出力装置を開始する前に圧縮器によって処理される入力バイトの数； ＱＯ＝出力装置を開始する前に圧縮器によって発生される出力バイトの数：およ び ＣＴ＝公式を使用して、テープのスタートに続いてなされる最大圧縮をセットす る設計パラメータ。
上式において、ＣＴはこれが設計者の制卸することのできる唯一の変数であると いう点で重要である。ＣＴの選択は、圧縮器の性能とテープ書込み性能との間の 二者択一を設計者が設定する手段である。ＣＴよりも高い圧縮は、ＣＴあるいは それ以下に抑えられる。もしＣＴが高くセットされ、例えば１０にセットされる と、スタートアップに続いて１０対１の圧縮が達成されるが、スタートアップは 書込み毎に遅（なる。このことはテープの性能、特に圧縮率の低いブロックにイ ンパクトを与える。一方、もしＣＴが低（セットされ、例えば２にセットされる と、これによってテープのスタートアップはより速（なるが、テープのスタート アップに続いて行われる圧縮を２対１に制御する。このため、高い圧縮ポテンシ ャルを有するブロックを圧縮するのにインパクトを与える。ｃｌがスタートに続 く圧縮であり、この圧縮が理屈にかなった統一性を有しているものであれば、等 式（１）においてＣＴ＝Ｃ１と設定することによって、最大圧縮と全ての動作を 行うのに必要な合計時間を最小にするスタート時間を発生することができる。Ｃ Ｔ＝Ｃ１であれば、圧縮とその実施の両方が最適化されていることを意味する。
Ｃ１は前もって分らないから、設計者は、もしＣＩ　ＣＴであれば、圧縮がせい ぜいＣＴに制限されるが、その実施は最適となり、一方、ＣＩ　ＣＴであれば圧 縮は最適となるが実施が最適にならないということを知ってＣＴを設定する。Ｃ Ｔは一定の値にセットされてもよいし、または他の既知の数量または測定可能な 量としてもよい。例えば、ＣＴはブロック・サイズ（Ｉ　Ｂ）の関数であっても よく、その結果、ペイオフのより大きなブロックで高い圧縮を達成することがで きる。ＣＴはまた、以前に動作させたことのある同一または類似の応用で発生し たスロットルの量を研究して、これにもとずいて設定してもよい。以前に説明し たスロットル・キャラクタを作成することにより、分析のためにスロットルの量 が容易に入手可能となる。ＣＴは、また書込まれているデータの用途にもとすい て設定されてもよい。例えば、１度書込まれれば恐ら（決して読出されない（即 ち、ファイルのバックアップ）のような場合には、ＣＴは圧縮以上にその実施を 最適化するように設定しなければならない。一方、１度書込まれると多くの回数 読出されるデータの場合には、ＣＴは圧縮をより高度に最適化するように設定し なければならない。
等式（１）によって特定された条件が満足されるかどうかを判定するため、コン トローラ１１８はサブルーチンを実行し、与えられた時間間隔で、チャネルから 圧縮システムに転送されるデータのバイト数をカウントする。これによって、圧 縮器の入力データの速度ＲＣが得られる。
テープのスタートの前に圧縮器によって処理される入力バイトの数（１０）を決 定するため、コントローラは圧縮されたデータをテープ・バッファ１０８へ書込 むのを制御する書込みカウンタ１６００を読出す。コントローラは、信号ＬＵＰ ＣＤＢＤＳＥＬ、ＬＬＤＳ及びＨＰＲＯＣＲＤを真にする。ＬＬＤＳとＬ　Ｕ　 Ｐ　ＣＤ　Ｂ　Ｄ　Ｓ　Ｅ　Ｌは、ＡＮＤ２０２０をイネーブルにし、その出力 はＡＮＤ２０２６の一方の入力をイネーブルにする。ＨＰＲＯＣＲＤは２０２８ で反転されて、ＡＮＤ２０２６をイネーブルにする。これにより、そのＡＮＤは 出力信号を発生してデコーダ２０３０をイネーブルにする。コントローラはプロ セッサ・アドレス・バスのビット１をハイレベルにすると、デコーダ２０３０は リード線２０１５に信号Ｈ５ＥＬＲＤ１を発生する。第１６図において、ドライ バ１０６４はＨ３ＥＬＲＤ１によってイネーブルにされると、書込みカウンタ１ ６００の出力がＢＰＤＢＵＳ１３０を通って、コントローラ１１８に送られる。
コントローラ１１８は、カウンタ１６３０の出力を検出することによって値ＱＯ を得る。このカウンタは、チャネル・チョップ１００がチャネルからもう一方の データバイトを受取る毎にインクリメントされる。第２０図において、コントロ ーラは、プロセッサ・アドレス・ビット０２が真であり、ビット０１が偽である ことを除いて、書込みカウンタ１６００の出力を読取る場合と同じ信号を出力す る。従って、デコーダはリード線２０１７に信号ＬＳＥＬＲＤ２を発生し、この 信号によってドライバ１６３２がイネーブルにされると、カウンタ１６３０の内 容はＢＰＤＢＵＳ１３０を介してコントローラに転送される。ＲＴ、ＴＳ及びＣ Ｔの値は既知であるから、等式（１）の右辺は、ＰＲＯＭのルックアップテーブ ルのよって実現される。データ・ブロックのサイズＩＢは書込み命令の前にチャ ネルからコントローラに転送されるから、等式（１）の左辺はよりから工０を引 （ことによって実行することができる。こうして、ルックアップテーブルの値と ＩＢとＩＯとの差との間で比較が行われる。
等式（１）の左辺が、この等式の右辺に等しいか、あるいはそれ以下の場合、コ ントローラは別の命令を制御レジスタ３００に送って、信号Ｈ３ＴＡＲＴＡＰＥ を真にする。この命令はまた、ＨＣＯＭＰＲＥＳＳＥＮ及びＨＣＯＭＰを真にし 、Ｈ３ＴＥＮを偽にする。５ＴＡＲＴＡＰＥを制御レジスタ３００に送る直前に 、コントローラ１１８はＩＰＩに対してスタート・テープ命令を出力すると、テ ープ装置１１４内でテープの動作が開始される。等式（１）の右辺は、より早く 処理するためにテーブルのルックアップの手順によって実行されることが望まし いが、等大全体はまた一定である値、即ち記憶装置に格納されているＲＴ、ＴＳ 、ＲＣおよびＣＴを使用して一連の演算によって解くこともできる。
要約 上述の説明から、本発明は改良したデータ圧縮及び伸長システムを提供すること が理解できるが、この場合の出力装置のスタートアップ時間は、サイクル時間の 合計とデータ圧縮の程度との間に最良のバランスが得られるように最適化される 。唯１つのストリング・テーブルを必要とする共通の回路によって、圧縮と伸長 の両方の動作が実行される。このシステムは各ストリング・テーブルの位置を、 周期的にアドレッシングして、クリアする必要をなくした新規な手段を含んでい る。独創的なスロットル制御によって、テープ・アンダーランが差迫っている場 合に、書込み動作中にフィラー・キャラクタを発生する。第１Ａ図を参照して、 バッファ・チョッパ１００、圧縮／伸長コントローラ１０２およびバッファ・チ ョッパ１０４は、ＶＬＳＩＣ技術によって単一チップ上に実現できる。オプショ ンとしてテープ・バッファコントローラ１０６とＩＰ１１１２はこのチップ上に 実現できるが、ＩＰ１１１２がこのチップに含まれるならば、チップの用途に、 より大きな柔軟性を持たせるため、ＩＰＩの周囲にバイパスのオプションを設け るべきである。
本発明の特定の好適な実施例を詳細に説明したが、説明した実施例では添付の特 許請求の範囲によって定められる本発明の精神と範囲から逸脱することなく種々 の変形と代替が可能であることが理解されるであろう。例えば、チャネル・チョ ッパ１００は８ビツトのバイトを９ビツトのバイトに変更しなくてもよく、この システムは、チャネル・バッファ１１０から９ビツトのバイト（８ビツト＋パリ テイ）を受取り、チャネル・チョッパのＰＬＡを変更することによって、９ビツ トのバイトをチャネル１２２に出力するようにもできる。
排他的な財産権または特許権を請求している本発明の実施例は、下記の請求の範 囲により規定される。
国際調査報告 ＋ｅ＋ｕ＋ｖｔｎａ＋＾＠ｌ１１＋ｊｕｌｌ１１響−１０，ＰＣＴ／υ５８９１ ０２３６５国際調査報告 ＵＳ　８９０２３６５ ＳＡ　２９２４４ ０発　明　者　ギプソン　ノ１０ルド　Ｊレイスチア　ドライブ　４２８

Claims (13)

    【特許請求の範囲】
  1. １．入力データキヤラクタを圧縮するデータ圧縮システムにおいて、 複数のアドレス可能な記憶空間を備えるテーブルであつて、夫々はプレフイツク スコード、ストリングコード及びサブブロツクカウントを記憶可能なストリング テーブルと、所定のカウントに達した時に出力信号を生成するストリングコード カウンタと、 ストリングコードが前記ストリングテーブルに書込まれる度に前記コードカウン タをインクリメントする手段と、サブブロツクカウンタと、 前記出力信号に応じて前記サブブロツクカウンタのカウントをインクリメントす る手段と、 入力データキヤラクタに応じて前記ストリングテーブルを順にアドレスし、該ア ドレスからプレフイツクスコード及びサブブロツクカウントを読出すアドレスハ ツシング手段と、前記ストリングテーブルから読出した各サブブロツクカウント と前記サブブロツクカウンタのカウントを比較し、それらが等しい時に比較信号 を出力する比較手段と、そして、前記比較手段に応じ、該比較手段が前記比較信 号を出力しない時のみ、前記サブブロツクカウンタのサブブロツクカウント、前 記コードカウンタのストリングコード及びプレフイツクスコードを前記ストリン グテーブルに書込む手段を備えることを特徴とするデータ圧縮システム。
  2. ２．前記コードカウンタの所定のカウントに応じて該コードカウンタをリセツト する手段を更に備えることを特徴とする請求項第１項記載のデータ圧縮システム 。
  3. ３．非圧縮データに応じ、可変レートで圧縮データを生成するデータ圧縮手段と 、 バツフアと、 前記圧縮データの生成レートとは異るレートで圧縮データを記録する記録手段と 、 前記データ圧縮手段で生成された圧縮データの前記バツフアヘの書込み、及び該 バツフアから前記記録手段への圧縮データの読出しを制御する制御手段を備え、 前記制御手段は、 前記バツフアが空の時はスロツトル信号を生成する手段と、 前記スロツトル信号に応じてスロツトルキヤラクタを生成し前記バツフアに書込 む手段を有することを特徴とするデータ圧縮システム。
  4. ４．前記データ圧縮手段は１回に１ワードの前記圧縮データを生成し、 前記制御手段は前記データを前記バツフアに個々に書込まれるバイトにチヨツピ ングするチヨツパ手段を有し、前記制御手段は前記スロツトル信号に応じ、該制 御手段によつて前記バツフアに書込まれるマルチバイトスロツトルキヤラクタを 発生することを特徴とする請求項第３項記載のデータ圧縮システム。
  5. ５．前記記録手段に対してスタート信号を発行する手段と、前記スタート信号に 応じて前記手段によるスロツトル信号の生成を付勢し、これによつて前記記録手 段のスタート後にのみ前記スロツトルキヤラクタが前記バツフアに書込まれるよ うにする手段を備えることを特徴とする請求項第３項記載のデータ圧縮システム 。
  6. ６．前記制御手段は、 第１及び第２のカウンタと、 前記バツフアに１バイトを書込む度に前記第１のカウンタをインクリメントする 手段と、 前記バツフアから１バイトを読出す度に前記第２のカウンタをインクリメントす る手段と、 夫々のカウンタのカウントを比較して一致する時はスロツトル信号を生成する比 較手段を有することを特徴とする請求項第４項記載のデータ圧縮システム。
  7. ７．入力の非圧縮データを圧縮し、又は圧縮データを伸張するデータ圧縮システ ムにおいて、 ストリングコード、プレフイツクスコード及びサブブロツクカウントを記憶する ストリングテーブルと、キヤラクタレジスタと、 コードレジスタと、 サブブロツクカウンタと、 ストリングコードカウンタと、 レングスカウンタと、 前記サブブロツクカウンタのカウントと前記ストリングテーブルから読出したサ ブブロツクカウントを比較して一致する時は第１の比較信号を出力する第１の比 較手段と、前記ストリングテーブル及び前記コードレジスタに応じ、前記ストリ ングテーブルから読出したプレフイツクスコードが前記コードレジスタのコード と一致する時は第２の比較信号を出力する第２の比較手段と、 各入力データキヤラクタを前記キヤラクタレジスタに入力する第３の手段と、 前記各入力データキヤラクタに応じて前記ストリングテーブルからストリングコ ード、プレフイツクスコード及びサブブロツクカウントを読出す第４の手段と、 前記第１及び第２の比較手段に応じて前記レングスカウンタをインクリメントし 、前記ストリングテーブルから読出したストリングコードを前記キヤラクタレジ スタに入力し、そして前記第３の手段による他の入力データキヤラクタの前記キ ヤラクタレジスタヘの入力を制御する第５の手段と、前記第１の比較手段に応じ 、かつ前記ストリングテーブルから読出したサブブロツクカウントが前記サブブ ロツクカウンタのカウントと一致しない時に付勢されて、前記サブブロツクカウ ンタ、前記コードレジスタ及び前記コードカウンタの内容を、前記ストリングテ ーブルに、夫々サブブロツクカウント、プレフイツクスコード及びストリングコ ードとして記憶する第６の手段を備え、 前記第６の手段は、前記レングスカウンタをリセツトし、前記コードカウンタを インクリメントし、そして前記ストリングテーブルから読出したサブブロツクカ ウントが前記サブブロツクカウンタのカウントと一致しない時は、前記キヤラク タレジスタの内容を前記コードレジスタに転送する手段を有することを特徴とす るデータ圧縮システム。
  8. ８．圧縮データをバイトにチヨツピングするバツフアチヨツパと、 前記コードレジスタ及び前記バツフアチヨツパに接続し、圧縮データを該バツフ アチヨツパに転送するバスと、そして、 前記第１の比較手段に応じて前記ストリングテーブルから読出したサブブロツク カウントが前記サブブロツクカウンタのカウントと一致しない時は、前記バツフ アチヨツパに信号を送り、圧縮データが前記バス上に存在すること示す手段を更 に備えることを特徴とする請求項第７項記載のデータ圧縮システム。
  9. ９．ストリングコードによつて表わされる入力の圧縮データを伸張するデータ圧 縮システムにおいて、コードカウンタと、 プレフイツクスコード及びエクステンシヨンキヤラクタを格納するアドレス可能 なストリングテーブルと、前記ストリングテーブルをアドレスするアドレスレジ スタと、 ＬＩＦＯメモリと、 前記ＬＩＦＯメモリをアドレスするレングスカウンタと、入力の圧縮データに応 じてストリングコードが所定値より大きい値を有する時は第１の信号を出力する 第１の手段と、キヤラクタレジスタと、 コードレジスタと、そして、 前記レングスカウタのカウントがゼロの時は、前記入力データの各ストリングコ ードを前記アドレスレジスタに入力し、前記ストリングテーブルをアドレスして そこからプレフイツクスコード及びエクステンシヨンキヤラクタを読出す第２の 手段と、そして、 前記第１の信号に応じて前記アドレスレジスタの内容を前記コードレジスタに転 送し、前記ストリングテーブルから読出したプレフイツクスコード及びエクステ ンシヨンキヤラクタを夫々前記アドレスレジスタ及びキヤラクタレジスタに入力 し、前記キヤラクタレジスタからのエクステンシヨンキヤラクタを前記ＬＩＦＯ メモリに転送し、そして前記レングスカウンタをインクリメントする第１の制御 手段を有するシーケンス制御手段を備え、 前記シーケンス制御手段は、前記第１の制御手段に続いて動作し、かつ前記第１ の手段に応じて前記アドレスレジスタの内容を前記キヤラクタレジスタに転送し 、そして前記コードカウンタの内容を前記アドレスレジスタに転送して前記スト リングテーブルをアドレスし、前記キヤラクタレジスタの内容を前記ストリング テーブルにエクステンシヨンキヤラクタとして書込む第２の制御手段を有し、 前記シーケンス制御手段は、前記第２の制御手段に続いて動作し、前記レングス カウンタをデクリメントし、前記ＬＩＦＯメモリの内容を前記キヤラクタレジス タに転送する第３の制御手段を有することを特徴とするデータ圧縮システム。
  10. １０．前記キヤラクタレジスタから伸張データを受取るチヤネルチヨツパ手段を 備えることを特徴とする請求項第９項記載のデータ圧縮システム。
  11. １１．前記第１の制御手段は、前記第１の信号の欠落時に動作し、前記アドレス レジスタの内容を前記キヤラクタレジスタ及び前記コードレジスタに転送し、前 記コードカウンタの内容を前記アドレスレジスタに転送して前記キヤラクタレジ スタの内容を前記ストリングテーブルに書込み、そして前記コードカウンタをイ ンクリメントする手段を有することを特徴とする請求項第９項記載のデータ圧縮 システム。
  12. １２．前記第２の制御手段は、前記第１の信号に応じて前記キヤラクタレジスタ の内容を前記ＬＩＦＯメモリに書込み、前記レングスカウンタをインクリメント し、そして前記アドレスレジスタ及びキヤラクタレジスタに対して夫々前記スト リングテーブルからプレフイツクスコード及びエクステンシヨンキヤラクタを読 出す手段を備えることを特徴とする請求項第１１項記載のデータ圧縮システム。
  13. １３．ソースからのデータがデータ圧縮装置で圧縮され、該圧縮装置からバツフ アを通して出力装置に転送されるデータ圧縮システムにおける出力装置のスター トアツプタイムを最適にする方法において、 前記ソースからのデータを前記圧縮装置に与え、該圧縮装置により生成された圧 縮データを前記バツフアに格納し、次式が真か否かを繰り返し決定し、 ▲数式、化学式、表等があります▼ ここで、ＲＣ：圧縮装置の入力データレートＲＴ：出力装置のデータレート ＴＳ：出力装置が動作速度に達するまでの時間ＩＢ：データブロツクサイズ ＩＯ：出力装置のスタートアツプ前に圧縮装置が圧縮した入力バイト数 ＱＯ：出力装置のスタートアツプ前に圧縮装置が生成した出力バイト数、そして ＣＴ：前記式を用い、出力装置のスタート後に達成されるであろう最大圧縮の設 計パラメータ前記式が真と決定された後のみ、前記出力装置をスタートしてバツ フアから出力装置に圧縮データを転送することを特徴とする方法。
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