JPH03501193A - データ担持デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 データ１旦（寺デバイス 本発明はデータ担持デバイスに関し、排他的でなくさらに詳細には無接触でデバ イスリーグと通信するデータ担持デバイスに関する。

この種デバイスの例はＥＰ−Ａ−１４７０９９、ＣＢ−Ａ−２１９６４５０およ びＣＢ−Ａ−２１９７１０７に記載されている。ＥＰ−Ａ−１４７０９９の記載 する構成によれば、リーグあるいはインクロゲータはキャリアを送信し、このキ ャリアはトークンとしてのデータ担持デバイスの電力供給に用いられる。データ はキャリアの振幅変調によりてトークンに送信され（詳しくは、所定のタイミン グでキャリアを遮断した１００％振幅変調）、トークンからインクロゲータへの データ送信は、所定タイミングでトークンのインピーダンスを選択的に変えるこ とによってインピーダンス変化がキャリアに及ぼす影響をインクロゲータで検出 可能としている。インクロゲータとトークンのデータ送信はインクロゲータによ って送信されるクロックパルスに同期している。

この構成の問題点は、トークンのプロセッサが正確な速度で動作するようプロセ ッサに水晶を必要とすることである。もうひとつの問題点は、もし通信エラーを 避けるならばたとえ高速のプロセッサでも比較的遅い通信速度しか許されないこ とである。

これら問題点を軽減するひとつの提案は、ＣＢ　−Ａ　−２１９６４５０に開示 されている。この特許明細書に記載された構成によれば、プロセッサはプロセッ サが制御する周波数を有した発振器によってクロックされるので、プロセッサは 当初はインクロゲータから受信したキャリアに同期して動作する。この構成はか なりの改善を示しているか、なおある問題が残っている。トークンのプロセッサ の動作周波数は非常に正確とはいえず通信中に変化することもあり、また、プロ セッサが通信動作のタイミングを制御するので、通信速度はやはり比較的低い値 に制限されている。さらに、この構成はトークンのプロセッサと可変周波数発振 器との間に数本の出力ラインを必要とする。ある状況のもとでは、単一の入出カ ラインしか有さないトークンのプロセッサを使用することが望ましい。

本発明によれば、キャリア信号を受信してこれからデータを抽出するデータ検出 回路を存したデータ担持デバイスを提供する。

データ検出回路はキャリアパルスを計数して所定カウントに達すると第１のタイ プのデータパルスを与え、所定期間キャリアパルスが受信されない時（あるいは 所定期間キャリアの特性が変化した時）を検出すると第２のタイプのデータパル スを与えるように動作する。

本発明の他の特徴によれば、キャリア信号を受信してこれからデータを抽出する データ検出回路を有するデータ担持デバイスをれと同期して周期的に動作すると ともに、キャリアの特性変化を検出して新しい動作サイクルを起動させる手段を 有している。好ましくは、新しいサイクルは特性が所定期間以上変化した時のみ 起動する。

従うて、例えば、キャリアがデータを送信するために変化しても、例えば、遮断 しても、変化したキャリアを用いてデータ検出回路の動作サイクルを再開し、デ ータ検出回路とインクロゲータの動作はキャリアパルスを用いて同期をとること ができる。好ましくは、各動作サイクルは所定数に達したキャリアパルスのカウ ント、あるいはキャリアの変化によって起動させられる。このように、送（Ｓさ れるピントの論理レベルに応じてキャリアを規則的な間隔で変化させたりあるい はさせなかったりするように構成することで、連続するデータビットをサイクル 当たり１ピントで送信できる。（他の構成では、送信するデータビットに従って 異なるタイプのキャリアの変化を用いる。キャリアの各タイプの変化は新しい動 作サイクルを起動する。） キャリアが所定期間変化したことに応じてサイクルを開始するには、キャリアが 正常状態に復帰した時に開始するのが好ましい（例えば、キャリアが遮断してい た後で復活した時にサイクルを再開始させる）。

データ検出回路は、データ担持デバイス（例えばトークン）のキャリア受信機（ 例えばアンテナ）と制御回路（例えばプロセッサ）との間のインタフェースをと るように企てられている。データ検出回路はキャリアパルスの計数に応じて動作 するのでその動作はキャリアと同期し、従って、正確なプロセッサの速度を必要 とすることな（、また、所与の帯域でデータ伝送速度を遅らせるクロックパルス の送信を必要とすることなく、正確なデータ伝送速度で信頼できる通信を可能と している。キャリア特性の一時的な変化あるいはキャリアの遮断にもかかわらず 同期を保つことができる。

本発明のさらなる特徴はデータ担持デバイスのデータ検出回路と制御回路（例え ばプロセッサ）との間の通信である０本発明のこの特徴によれば、制御回路は、 データ検出回路からの第１のタイプのデータパルスと、第２のタイプのデータパ ルスとをパルス長に従って識別するよう動作する。これによって両タイプのデー タパルスは互いに離れて単一の通信チャネルに沿って送信され、制御回路によっ て認識され識別されることが可能である。さらに、二種類のタイプのパルス長の 差が充分にあるかぎり、制御回路の正確な動作速度を必要とすることなく信頼で きる動作が可能である。

本発明のさらなる特徴によれば、制御回路とインタフェース回路とより成るデー タ担持デバイスを提供する。インタフェース回路は、インクロゲータより受信し たデータを検出してこのデータを制御回路に送り、さらに制御回路からのデータ を受けてこれをインクロゲータに送信するよう動作する。データ担持デバイスは 制御回路とインタフェース回路との間に入出カラインを有し、制御回路は、入力 モードにおいて、データ検出回路によってこのラインに沿って送られたクロック パルスに応じてライン上にデータパルスを送り、さらに入力モードにおいて、イ ンクフェース回路によつてラインに沿って送られたデータを検知する。好ましく は、インタフェース回路によって入出カラインに沿って送られたデータパルスは 、これらデータパルスの論理レベルのタイプに従ったパルス長を有している。好 ましくは、プロセッサは出力モードにおいて第１のタイプのデータパルスを送る 時に入出カラインの論理レベルを変え、第２の論理タイプのデータパルスを送る 時には入出カライン上の論理レベルを変えない。

このような構成によって、インタフェース回路と制御回路との間の双方向通信に 対して単一の入出カラインを使用することができ、さらに同一ラインを使用して クロックパルスを送ることができる。

本発明の実施例の構成の一例を添付の図面を参照して説明する。

図において、 第１図は本発明のデータ担持デバイスの概略ブロック図、第２図は、インクロゲ ータによって送信されたキャリアの波形と、通信動作開始時のインクロゲータで データ担持デバイスの種々な信号の波形を示す図、 第３図は第２図と同様の波形であるが、データがトークンによって送信されてい る時の波形を示す図、第４図は第２図と同様の波形であるが、データがインクロ ゲータによって送信されている時の波形を示す図、第５図はトークンのインクフ ェース回路内の信号の波形を示す図、そして 第６図は第５図と同様の波形であるが、異なった時間での波形を示す図である。

第１図を参照するに、データ担持デバイスあるいはトークン２は、コイル４とし て形成されたデータ送受信回路と、マイクロプロセッサ６として形成された制御 回路とを有する。このデバイスは、さらに、コイル４とマイクロプロセッサ６と の間に設けられたインタフェース回路８をも有する。インタフェース回路はデー タ検出回路１０とデータ送信回路１２とを有する。データ検出回路１０はコイル ４によって受信したキャリアからデータを抽出し、このデータをプロセッサ６に 送る。データ送信回路１２はプロセッサ６からデータを受け、これに応じてコイ ル４のインピーダンスを変え、インクロゲータによって送信されたキャリアに影 響を与えて、このキャリアがインタロゲータによって検出できそれによってデー タとして解釈できるようにする０例えば、データ送信回路１２は、コイル４の両 端に低インピーダンス１３を接続したり、あるいは他の実施例ではコインの両端 に接続されたコンデンサの値を変えるように構成できる。

さらに、データ担持デバイス２は、コイル４から整流回路（図示せず）を介して 電力を受け、プロセッサ６およびデータ担持デバイス２の残りの部分に電力を供 給する電力蓄積回路（図示せず）を存する。

マイクロプロセッサ６は入出カライン１６によってインタフェース回路８のバッ ファ／ドライバ回路１８に接続される入出力端子１４を有している。バッファ／ ドライバ回路１８はデータ検出回路１０の出力２０とデータ送信回路１２の入力 ２２とに結合されている。バッファ／ドライバ回路１８と、入出カライン１４の 他端のマイクロプロセッサ６内の対応するインタフェース回路とは、周知のよう に設計されていて、入出カライン１４は正常時には所定の論理レベルに保持され ているが、プロセッサ６の入出力端子１４の（、を号によって他のレベルにでき るともとに、出力２０の信号によっτ、も他のレベルにできる。もし必要ならば 、回路１８にゲートを備えて出力２０での論理レベルの変化が入力２２に現われ ないようにすることもできる。

インクロゲータはＥＰ−Ａ−１４７０９９に開示されたものと同様であるか、好 ましくはＧＢ−Ａ−２１９７１０７で開示されたものと同様である。インタロゲ ータは、そのアンテナから送信されるキャリアの振幅が決定される論理レベルの データ出力ライン♂、デー・夕検出回路とを存している。データ検出回路は、ト ークンインピーダンスの変化によるキャリアの変化に応じて、データ入力ライン 上にトークンによって送信されたデータに対応したデータをつくる。

第２図を参照するに、通信動作の開始時のインタロゲータのデータ出力ラインお よび入力ライン上の波形が各々（ａ）および（ハ）に示されている。第２（ａ） 図を参照するに、インクロゲータによってトークンがいったん受信されると、波 形は立上って第２（ｃ）図に示すようにキャリアの送信が開始する。これによっ てトークンの電力立上げが行なわれる。その少し後で、符号１００で示すリセッ トパルスによってキャリアが短時間遮断される。

第２（ｄ）図はトークンの入出カライン１６上の波形を示す、以下に説明するよ うに、キャリアの遮断によってデータ検出回路１０は入出カライン１６上に負パ ルス１０２をつくる。このパルスはキャリアの９サイクルに相当する比較的長い パルス幅を有し、プロセッサ６によって論理レベルの１を表わすものと解釈され る。

その後、キャリアが遮断されることは送信されている間、データ検出回路は規則 的に短い負のパルス１０４をライン１６上につくる。これら負パルスはキャリア の３サイクルの間継続し、プロセッサ６によって論理Ｏを表わすものと解釈され る。

第３図を参照するに、トークンがデータを送信する必要があると、プロセッサは 論理Ｏをライン１６に受けとるまで待つ、このパルスが終了した後短時間で、プ ロセッサ６はライン１６に負パルスを印加する。従って、第３（イ）図に示すよ うに、論理Ｏのパルス１０４の直後にラインに最初の論理パルス１０６が印加さ れる。

これはスタートビットを形成する。データ検出回路２０によって送信される後続 の各論理Ｏの後で、プロセッサ６は送信するビットが１かＯかによ２．て負パル スをライン１６に選択的に印加する。

従って、第３図に示すように、スタートビット１０６の後に、論理１のパルス１ ０８、論理Ｏ（なぜなら、パルス１０４の後にパルスが印加されない）、論理１ のパルス１１０、論理Ｏそして論理ｌのパルス１１２が続く、スタートビットと 各論理１のパルスによってデータ送信回路１２は、コイル４のインピーダンスを 変化させ符号１１４で示すようにキャリアの波形を変える。このような変化はイ ンクロゲータによって検出されるので、インクロゲータは第３（ロ）図に示すよ うにデータ入力ライン上に対応する論理パルスをつくる。

第３図かられかるように、データ検出回路１０によってつくられる論理Ｏのパル ス１０４はプロセッサ６によってクロックツくルスとして使用され、プロセッサ ６が入出カライン１６にデータ１＜ルスを印加するタイミングを決定している。

第４図を参照するに、インクロゲータによるデータ送信はキャリアを選択的に遮 断することによって達成される。短い期間（例えばキャリアの６サイクル）キャ リアを遮断することによって、スタートビットと論理１のビットを送信する、論 理Ｏのビットを送信する時には遮断は起こらない。

データ検出回路１０は、後述するように、キャリアの遮断に応じて論理１を表わ す長いパルス１１６を送信し、もしインタロゲータがキャリアを遮断しないと短 いパルス１１８を送信する。論理１とＯの各パルスは先行するパルスの開始後一 定の時間でスタートする。

デバイスの詳細な動作を第１図、第５図および第６図を参照して説明する。

コイル４によって受信したキャリアは検出回路２４に送られ、ここでキャリアは 所定のしきい値レベルＴＨと比較されてパルスＴＣをつくる。各パルスＴＣはキ ャリアの半サイクルに対応している。パルスはライン２６に沿って符号２８で示 される２９進カウンタに送られる。このカウンタはパルスを計数し、カウントが ２８を超えるとライン３０にオーバフロー信号ＯＦを出力し、再度Ｏから計数を 行う、カウンタ２８は、インタフェース回路８の動作タイミングを制御するのに 用いるタイミング信号Ｔ１、Ｔ２およびＴ３をもつくる。タイミング信号ＴＩ（ 第５図）はカウンタ２Ｂのカウントが１になった時発生してカウンタ２８のカウ ントが４に変化すると終了し、信号Ｔ２（第６図）はカウント１からカウント９ （カウント９の終了）までの間発生し、信号Ｔ３（第６図）はカウント１３から カウント１８（カウント１８の終了）までの間発生する。

クロックパルスＴＣはキャリア不存在検出器３２にも送られる。

この検出器は、プロセッサ６のクロックから抽出されるデバイスの内部クロック ＣＬを計数するカウンタによって形成されている。

このクロックは単純なＲ−Ｃ発振器で形成してもよく正確な周波数は必要としな い、検出器３２は各キャリアパルスＴＣによってリセットされる。検出器３２が 所定数を計数すると、このことは比較的長い間キャリアを受信しなかったことを 意味するので、キャリア不存在信号ＣＡを出力ライン３４に出力する。信頼でき る回路動作のためには、インタロゲータによってつ（られるすべてのキャリア遮 断は充分に長く、許容誤差範囲の内部クロックのすべての周波数に対してキャリ ア不存在検出器３２が遮断を検出することが大切である。

キャリア不存在信号ＣＡはカウンタ２８のリセット入力に送られる。この信号は ラッチ回路３６のセット入力にも送られる。ラッチ回路のリセット入力はカウン タ２８からのオーバフロー信号ＯＦを入力するようになっている。ラッチ３６の 出力は、タイミング信号Ｔ１あるいはＴ２をデータ検出回路ｌＯの出力ライン２ ０に結合するか否かを決定する。

データ検出回路１０は以下のように動作する。キャリアが送信されトークンの電 力立上りが行なわれるとすぐに、カウンタ２８は計数を始める。あるいは段階で インクロゲータはキャリアを遮断する。これは第２（ａ）図のリセットパルス１ ００がつくられる時にまず行われる。これによってキャリアパルスＴＣが終了す るのでカウンタ２８はその計数を停止する。灸数の内部クロックサイクルの後、 キャリア不存在検出器３２はキャリア不存在信号ＣＡをつくり、これによってカ ウンタ２８をリセットしランチ３６をセットする。もしこれがキャリア遮断を検 出した最初の時であると、カウンタ２８の状態、従ってタイミング信号ＴＩとＴ ２の状態は決定できないので、出力信号２０の状態を知ることはできない、しか しインタロゲータが再度キャリアを送信しはじめると、キャリア不存在信号ＣＡ はすぐに消失してカウンタ２８はＯからの計数を開始する。従って、ラッチ３６ はセットされたままであるのでタイミング信号Ｔ２は出力２０、従って入出カラ イン１６に印加される。従うて、トークンデータイン（ＴＤＩ）論理レベル１を 表わす長い９サイクルのパルスが第６図および第２（ｄ）図の符号１０２で示さ れるように入出カライン１６に印加される。

その後、カウンタは０から２８を繰返し計数するとともに、オーバフローして同 時にラッチ３６をリセットする。従ってタイミング信号Ｔ１は出力２０に結合さ れ、トークンデータイン（ＴＤＩ）論理レベル０を表わす短い３サイクルのパル スを、第５図と第２（ロ）図に示すように、キャリアの２９サイクルに対応した 一定の間隔で繰返し入出カライン１６に印加する。

上述の説明よりわかるように、インクロゲータからのデータ通信中は、キャリア の各遮断によって、９サイクルの論理１のパルスが入出カライン１６に印加され （第６図参照）、この後論理０のパルスが続き（第５図参照）キャリアが再度遮 断されないかぎり論理１のパルスの始点から２９サイクルを開始する。これによ って第４＠図に示す波形が入出カライン１６につくられる。

インタロゲータによって送信されたデータは、プロセッサ６が正確なタイミング で動作することを要求されることなく、かつ、その処理動作の大部分をついやす ことを要求されることなく、検出できる。このことは、好ましい実施例において は以下のようにして達成している。

プロセッサのプログラムは、通信手順中は個々の段階で動作を行い、どの動作も キャリアの所定サイクル数以上の時間をとらないよう設計されている。このプロ グラムは、プロセッサのクロックが大きな許容誤差を存しているならば当然処理 速度の起こり得る変動を考慮に入れなければならない、入出カライン１６上の負 方向の遷移を検出するとプロセッサはルーティンに入り、プロセッサの所定サイ クル数の後にライン１６上のレベルを再度チェックする。もし依然として低レベ ルならば、プロセッサは論理ｌが存在することを決定する。さもなければ、プロ セッサは論理０が存在することを決定する。ここでプロセッサは一連の処理動作 を実行し、この処理動作は次の論理パルスが入出カライン１６上に存在できる前 に完了する。処理動作が完了すると、低レベルが検出されるまでライン１６上の 論理レベルを繰返してチェックする。

プロセッサはこの動作を繰返して再度所定の処理サイクル数の後で論理レベルが ０かｌかを決定する。このような構成によって、データがインクロゲータから受 信されているのと同時にかなりの量の処理を行うことができる６本発明のとりわ け好ましい実施例によれば、連続するデータビットの受信の間に暗号解読アルゴ リズムを解くので、解読はデータ送信と同時に行うことができる。

データをプロセッサ６が送信する時は、プロセッサ６は、初めに、論理０のパル スが終了したことを決定するまで入出カライン１６をチェックする０次に、プロ セッサは論理１のトークンデータアウト（ＴＤＯ）ビットを送信すると仮定して パルス１２０をライン１６に印加する（第５図参照）、これによってデータ送信 回路１２のラッチ３８がセットされる。次にカウント期間１３から１８の間タイ ミング信号Ｔ３によってゲート４０が開かれる。

ゲート４０はスイッチとして形成されているキャリア変調回路素子４２に論理ル ベルを送る。この素子は信号Ｔ３の間コイル４のインピーダンスを変化させる。

第３図に示すように、これによ１．てデータパルスがインタロゲータによって受 信される。ラッチ３８は各サイクルの早い時点（例えばパルスＴ１の先端）でリ セットされるので、スイッチ４２はプロセッサ６がパルス１２０を出力しなけれ ば非作動のままに維持される。

プロセッサが入出カライン１６にパルス１２０を選択的に印加できる期間の後、 プロセッサが論理０のクロックパルスの存在をライン１６上でチェックする必要 が起るまではある期間があることを理解されたい、データ受信手順のときのよう に、プロセッサはとの期間を用いて他の処理動作を行なえる。好ましい実施例で は、プロセッサは暗号化アルゴリズムを実行して、次のクロックパルスの後に送 信する論理レベルを決定する。これによって極めて高速でトークンの実行を行な える。

カウント期間４の後カウント期間１３の始まりまでのどの時間でもパルス１２０ を入出カライン１６に送って、正確な時間で正確な期間の間インピーダンスを変 化させることができる。このことは、処理速度の大きな変化を可能としているさ らなる要因である。

上記実施例では、プロセッサは定期的に入出カライン１６上のレベルをチェック し、論理０のクロックパルスが発生するまで待機していた。しかし、このことは 必須の要件ではない０例えば、プロセッサの処理動作を一時的に停止させて通信 動作を行なわせ本発明の好ましい実施例は、半二重通信技術を用いて９６００ボ ーの通信速度で動作する。しかし全二重通信および他のボーレートも用いること ができる。カウンタ２８がオーバフローする値をプロセッサが制御できるように すれば、ボーレートはプログラム可能である。

上記実施例において、９６００のボーレートを用いると、トークンのプロセッサ の動作周波数は例えば１２０％の全許容範囲をとることができる。

上述した構成に対して種々の変更が可能であることを理解されたい。

トークンは好ましくはデータ記憶用の不揮発性メモリを有し、このメモリはプロ セッサ６と同一チップに形成するかプロセッサに接続された別個のチップに形成 できる。インタフェース回路８はプロセッサ６と同一チップ上でもよい。

プロセッサ６を用いる代りに、制御回路をメモリに対するデータ入出力を制御す るよう接続された単一の論理回路とすることもできる。

上記実施例では入出カライン１６はクロックパルス、トークンデータおよびイン タロゲータデータを担持した。これらパルスおよびデータは二本あるいは三本の 別個のライン上で担持することもできる。クロックパルスはデータパルスが存在 する間に送信できる。インタロゲータの異なった論理値を異なった長さのパルス で表わす代りに、パルスを異なったライン上に置（こともできる。

種々の信号によって表わされた論理値を互に置きかえることができるのは当然で ある。

上記実施例では、一方の論理値をキャリアの遮断によって表わし、他方の論理値 を振幅が維持されたキャリアによって表わしている。他に可能な構成は、（ａ） キャリアを一部だけ変調し、たとえば、一方の論理値の送信の間はその振幅を半 分に減らし、また（ｂ）一方の論理値を振幅減少で表わし他方の論理値を振幅増 大で表わすことである。振幅変調の代りに周波数あるいは位相変調を使用できる 。

本発明は、単一のキャリアがデータ担持デバイスに電力を送信するのに用いられ た双方向データ通信システムに特に利用できる。

しかし、本発明は電力がデータキャリアと異なった信号を用いて送信されるシス テムにも利用できる。このようなシステムでは、しかし、クロ７クパルスをデー タキャリアから抽出するよりも電力送信から抽出するために電力送信が連続的で あることがより適している。

国際調査報告 国際調査報告 ＧＢ　８８００６４４ Ｓ＾　２３５９１

Claims (18)

【特許請求の範囲】
1. １．制御回路と、キャリア信号を受信する受信回路と、そして受信したキャリア からデータを抽出してこのデータを前記制御回路に送信するデータ検出回路とよ り成り、前記データ検出回路は、所定期間以上続くキャリアの特性変化を検出し て第１の論理レベルを示す信号をつくり、前記特性変化が生ずることのないキャ リアの所定数サイクルを検出して第２の論理レベルを示す信号つくる、データ担 持デバイス。
2. ２．前記キャリアのサイクルを計数し、所定カウント値に達すると前記第２の論 理レベルをつくりその後再度前記キャリアのサイクルの計数を開始するキャリア サイクルカウンタを有する第１項のデータ担持デバイス。
3. ３．前記所定期間以上のキャリアの特性変化に応じて前記カウンタをリセットし 、 キャリアが以前の特性を得ると再度カウンタに計数を始めさせる手段を有する第 ２項のデータ担持デバイス。
4. ４．トークンデータを送信するように動作するデータ送信回路を有する第１項か ら第３項のいずれかのデータ担持デバイス。
5. ５．データ担持デバイスによって送信されるデータに応じてデータ担持デバイス のインピーダンスを変え、このインピーダンス変化によってもたらされたキャリ アの変化を決定することによってデータ送信を検出できるようにした手段を有す る第４項のデータ担持デバイス。
6. ６．前記データ送信回路は、受信したキャリアのサイクルと同期したタイミング でトークンデータを送信するよう動作する第４項あるいは第５項のデータ担持デ バイス。
7. ７．前記制御回路は、前記データ検出回路より受けた前記第１および第２の論理 レベル信号の一方によって決定されるタイミングで、データパルスを前記データ 送信回路に送るよう動作する第４項、第５項あるいは第６項のデータ担持デバイ ス。
8. ８．前記タイミングは、前記データ検出回路より受けた前記第２の論理レベル信 号によって決定される第７項のデータ担持デバイス。
9. ９．前記第１および第２の論理レベル信号を前記制御回路に送り、前記制御回路 の出力データを前記データ送信回路に送る入出力ラインを有する第４項から第８ 項のいずれかのデータ担持デバイス。
10. １０．前記入出力ラインは、データ担持デバイスの出力モードにおいて、前記制 御直路の出力データを送り、前記データ検出回路によって受信キャリアから抽出 したタイミング信号を前記制御回路に送るよう動作する、第９項のデータ担持デ バイス。
11. １１．前記第１の論理レベル信号の期間は前記第２の論理レベル信号の期間と異 なり、前記制御回路は前記信号の期間に従って論理レベルを決定するよう動作す る第１項から第１０項のいずれかのデータ担持デバイス。
12. １２．前記受信回路は無接触によってキャリアを受信するよう動作する第１項か ら第１１項のいずれかのデータ担持デバイス。
13. １３．データ担持デバイスの電力を受信キャリアから抽出する手段を有する第１ 項から第１２項のいずれかのデータ担持デバイス。
14. １４．キャリア信号を受信しこのキャリア信号からデータを抽出するデータ検出 回路を有し、データ検出回路はキャリアパルスを計数してこれと同期して周期的 に動作するとともに、キャリアの特性変化を検出して新しい動作サイクルを起動 させる手段を有する、データ担持デバイス。
15. １５．制御回路と、受信データを検出してこのデータを前記制御回路に送るデー タ検出回路と、そしてデータ担持デバイスによって送信されるデータを前記制御 回路から受けるデータ送信回路とより成るデータ担持デバイスであって、データ 担持デバイスは、前記制御回路の入力モードにおいて前記データ検出回路からの データを制御回路に送り、前記制御回路の出力モードにおいて前記制御回路への クロックパルスと前記制御回路からのデータを送る入出力ラインを有するデータ 担持デバイス。
16. １６．前記データ検出回路は受信キャリアから受信データとクロックパルスとを 抽出するよう動作する第１５項のデータ担持デバイス。
17. １７．前記制御回路の入力モードにおいて前記制御回路に送られるデータは、期 間に従って制御回路によって識別される第１および第２のデータパルスより成る 第１５項あるいは第１６項のデータ担持デバイス。
18. １８．前記制御回路は、出力モードにおいて、送信するデータに従って、前記入 出力ラインの論理レベルを変えるか、あるいは、各クロックパルスによって決ま る間隔の間論理レベルを変えないでおくかのいずれかの動作を行う、第１５項、 第１６項あるいは第１７項のデータ担持デバイス。