JPH03504788A - デジタル‐アナログ変換 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 デジタル−アナログ変換 本発明は、デジタル−アナログ変換装置およびフィルタ機能を備えたデジタル− アナログ変換装置に関し、特に（それに限定されるものでない力りスイッチドキ ャパシタ技術を使用するその構成に関する。

典型的な通常の装置は第１図に示されている。Ｗビットデジタルワード［ｂｏ　 ｂｌ、、、ｂ＋、、、ｂ−＋コノ連続スるサンプル値は、アナログＦＩＲ（限定 インパルス特性）フィルタ２に後続されるデジタル−アナログ変換装置（ＤＡＣ ）ｌに供給される。フィルタ２は遅延ｚ−１の通常のタップを有する遅延ライン 構造、フィルタ係数乗算器り。、　、　、　　ｈＮ−１および加算器に基いて構 成される（もちろん並列構造も使用できる）。係数は任意の所望なフィルタ特性 を与えるために選択される。すなわち、一般的にこれはＤＣからサンプル周波数 Ｆｓの半分に対するベースバンド反応であり、後続してＦＳ　／２より高い不所 望の周波数の除去が行われる。　　。

ＤＡＣはスイッチドキャパシタ技術［文献（１９８１年付けの“旧ｇｈ　Ｒｅ５ ｏｌｕｔｉｏｎ　５ｗ１ｔｃｈｅｄ　Ｃａｐａｓｉｔｏｒ　Ｄ／Ａ　Ｃｏｎｖｅ ｒｔｅｒ　−−Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ　Ｊｏｕｒｎａｌ、Ｖｏｌ、 １２．Ｎｏ、２　ＭａｃｋｉｎｔｏｓｈＰｕｂｌ、Ｌｔｄ、　）に記載されてい るコを用いる。フィルタにおいて、アナログ遅延はまたスイッチドキャパシタ素 子によって実行されることができる。しかし、アナログ遅延の実行は理想的では ない。

本発明の１概念にしたがって、フィルタされたアナログ出力信号をデジタル入力 信号から生成し、デジタル−アナログ変換手段と、 複数の相互遅延信号を生成する遅延手段と、所望のフィルタ特性に対応する係数 によって加重された相互遅延信号の合計を形成する手段とを具備する装置におい て、 遅延手段は、デジタル−アナログ変換手段を先行し、デジタル−アナログ変換手 段は、各相互遅延デジタル信号をアナログ信号に変換するように配置されること を特徴とする。

別の観点として、本発明は、デジタル信号のそれぞれのビットを表す信号を受信 するための入力と、そのビットの状態に依存して電荷をキャパシタンスに供給す る各スイッチ手段と、この電荷の合計を表すアナログ出力信号を発生させる手段 とを含むスイッチドキャバシタデジタルーアナログ変換装置のおいて、前記キャ パシタンスは全ビットに共通する単一のキャパシタンスであり、スイッチ手段は それぞれの異なる全スイッチ時間に対して電荷をキャパシタに供給するように配 置され、供給された電荷はビットの重要性にしたがって加重されることを特徴と するスイッチドキャパシタデジタルーアナログ変換装置を提供する。

本発明の実施例は添付図面を参照して以下説明される。

第２図は、本発明によるフィルタされたデジタル−アナログ変換装置の１形式の ブロック図である。

第３゛図は、第１図の変換装置に使用される既知のスイッチドキャパシタ装置の 回路図である。

第３ａ図は、第３図の装置に使用されたクロックパルスを示す。

第４図は、フィルタされたデジタル−アナログ変換装置のさらに別の実施例のブ ロック図である。

第５図は、負のフィルタ係数を構成するための第３図の部分の変形である。

第６図は、本発明の別の実施例によるデジタル−アナログ変換装置の回路図であ る。

第７図は、第６図の装置に使用されたクロックおよびスイッチングパルスを示す 。

第８図は、第６図に示された型の変換装置を使用するフィルタされたデジタル− アナログ変換装置のブロック図である。

第９図は、負のフィルタ係数を構成するための第６図の部分の変形である。

第１０図は、第８図の変換装置の実際の構成を示す。

第１１図は、第１Ｏ図の変換装置を駆動させるためのパルス発生器のブロック図 である。

第１２図は、第１Ｏ図に示された発生器の動作を示す状態図である。

第２図に示されたフィルタされたデジタル−アナログ変換装置は、第１図と同様 に変換されるべき信号の連続するＷビットデジタルサンプルを受信する。デジタ ルワードはＮｗビット幅り型２安定フリツプフロツプＤＯ，，，ＤＮ−１の連鎖 に供給され、サンプリング速度Ｆｓでクロックパルスφによってクロックされる 。故に、それぞれの番号のサンプル期間において遅延されたデジタルワードは、 各フリップフロップの出力で得られる。この出力はデジタル−アナログ変換装置 ＸＯ，，。

ｘｗ−ｉによってアナログ形態に変換され、それらの変換装置は供給されたデジ タルサンプルに対応する連続するアナロクサンプルを出力において生成する。ア ナログ出力はそれぞれののフィルタ係数り、、、、ｈ、１によって乗算される。

すなわち、乗算器ＭＯ，，，ＭＮ−１が示され、実際適切な基準電圧を変換装置 ｘＯ等に供給することによって同じ効果が容易に得られる。加重されたアナログ 値は加算器Ａにおいて合計される。

第２図の配置は、第１図の配置と同じ変換およびフィルタ機能を行うが、デジタ ル−アナログ変換装置の数をＮ（所望のフィルタインパルス反応の長さ）まで増 加させるのに簡単な方法で必要な遅延をデジタル的に実現する。

原理的に、任意適当なデジタル−アナログ変換装置が、変換装置ｘｏ、、、ｘｗ −ｔに対して使用されることができるが、第３図に示された（既知の）変換装置 のようなスイッチドキャパシタ変換装置を使用するのが好ましい。

第３図では、Ｗビットデジタルワードの入力ビットはす。。

、、ｂｖ、とじて示され、各入力ビットは２進値にしたがってゼロボルト（以下 アースと呼ばれる）と基準電圧ＶＲの間テ電子スイッチＣ３Ｏ，，Ｃ３ｗ−１（ 概略的に示されている）をスイッチドるのに役立つ。変換装置は第３ａ図に示さ れているサンプル周波数Ｆｓの重複しない２相クロツクパルスφ。、φ１によっ て制御された多数の電子スイッチを含む。第３図およびそれ以外の図面では、ス イッチは０または１を含む方形として示され、その方形はクロックパルス０また は１のとき閉鎖されることを示す。一般的に入力ビットｂ。０３．ｂ、−１の１ ビツト（ｂ＋）からの信号を処理する構成素子を示すために接尾辞ｉを使用して 、各スイッチＣ３ｉの出力はφ。

により制御されたスイッチＳｌｉによってキャパシタＣＰｉの片側に接続され、 またφ。により制御されたスイッチＳＯ１によってアースに接続される。各キャ パシタＣＰ１の反対側は共通ノードＮＤに接続され、またφ１により制御された スイッチＳ１によってアースに接続される。キャパシタは２追加重値を有し、例 えばキャパシタＣＰ１のキャパシタンスは２’、Ｃである。その場合、Ｃは最も 小さいキャパシタＣＰＯのキャパシタンス値である。ノードＮＤはまたφ０によ り制御されたスイッチＳＯによって高利得反転増幅器ＯＡの入力に接続される。

増幅器ＯＡはφ１により制御されたスイッチＳＩＦと並列なキャパシタＣ１から なる負フィードバック路を有する。

クロック位相１中、キャパシタＣｐはスイッチＳＩＦによって放電される。さら に、各キャパシタＣＰｉはスイッチ８１１およびＳＬを介して各スイッチＣ３ｌ により定められた電圧（０またはＶＲ）に充電或いは放電される。タロツク位相 φ。中、キャパシタＣＰ１の全電荷は、 讐−１ であり、これはキャパシタＣＦに移送され、それ故、変換装置の出力は下記の通 りである。

第３図に示された設計の変換装置は、第２図の変換装置ＸＯ、、、ＸＮ−１と置 換するために直接使用されるが、さらに実用的な装置は第４図に示されている。

第４図では、ノードＮＤ、スイッチＳＯ，Ｓ１．ＳＩＦ　、キャパシタＣＰおよ び増幅器ＯＡは、Ｎ個の変換装置に共通である。フリップフロップは第２図と同 様に、第３図の破線ボックスに含まれた構成素子に対応するキャパシタ／スイッ チアレイ装置Ｃ３Ａ０．、、Ｃ８ＡＮ−１である。この実施例では、各アレイの キャパシタの値は、所望のフィルタ係数ｈｏ　、　、　、　　ｈｓ−＋の適当な ものに対応する係数によって最後の出力に対するそのアレイの影響力に加重する ために選択される。

負の係数を適応するために、アレイはスイッチＳＯ１，Ｓｌｉの転位によって第 ５図に示されたクロック位相転位によって変更される。ｎ番目のアレイ（ｎ＝０ ．、、、Ｎ−１）は、キャパシタンス値２　’　　”　Ｃｓを備えたキャパシタ を有する。ここで、Ｃｎ−１ｈｎｌ・Ｃ＊である（Ｃ＊は定数）。それ故、全出 力電圧に対するこのアレイの影響力は以下の通りである。

この場合、２は２変換変数であり、ｂ　、、、、はｎ番目のＤ型フリップフロッ プ出力におけるデジタルワードのｉ番目のビットの値である。長さＮのＦＩＲフ ィルタに対する全Ｎワードの影響力は以下の通りである。

Ｎ−１ Ｃ，−２”　−Ｃ＊とセットするとき、出力電圧は以下の通りである。

最も小さいキャパシタンス値Ｃ，がＣであるとき、ｈｏの対応する値はｈイ１． であり、そして残りのキャノくシタ値は以下の通りによって与えられる。

および ＣＦは通常回路中の最も大きいキヤ、＜シタであるので、の最大キャパシタンス 幅および の全キャパシタ面積を得る。

等しい係数およびＤＣ利得１　（ｈ、　＝１／Ｎ、　　ｎ−Ｑ）を有するＦＩＲ フィルタ機能の例として、上記結果はキャノくシタンスの広がりＣ、、、、、、 −Ｎ・２ｗおよびの全キャノくシタンス面積ｃ、、、、＋　−Ｎ−（２”’−１ ）Ｃを導く。

第４図の実施例は、（Ｎ−Ｗ＋１）のキャノくシタおよび（２Ｎ、ｗ＋３）スイ ッチを必要とし、変換のビット分解能Ｗおよび所望のフィルタインパルス応答特 性の長さＮの両方により増加する。これは中間ビット分解能および短フィルタ応 答特性に対してさえも集積回路構成に必要なシリコン領域は幾分大きくなること が可能であることを意味する。しかし、キャパシタおよびスイッチの数を減少し た別の変換装置が提案される。

第６図はスイッチドキャパシタデジタルーアナログ変換装置（フィルタなしの） を示す。それは単独で使用でき、或いは以下詳細に記載されるように、第３図の 変換装置と同じように、第２図の変換装置ＸＯ，、ＸＮ（と置換するために使用 されることもできる。

入力ビットｂ、およびスイッチＣ８ｉは、スイッチＳＬ、ＳＯ，ＳＰ。

キャパシタＣ１および増幅器ＯＡがするように第３図と同じ機能を示す。しかし 、キャパシタＣＰｉおよびスイッチＳｏＩは単一キャパシタＣＰおよびスイッチ ＳＯＡによって置換される。Ｗ入力ビットの影響力の２進加重はスイッチＳｌｉ 　　（ＳＡＯ，、、、ＳＡ１、、、ＳＡシー１と示される）に与えられた波形に よって代りに定められる。実質上キャパシタＣＰは入力ビッ゛ト間で多重化され る。

ｗ−３において１組のスイッチング波形φ゛１．φ−８およびＡ。、、Ａ、−１ は第７図に示されている。

１変換期間において今２Ｗ−１のクロックパルスφ−１（またはφ−ｏ）がある ことに対して言及する。波形Ａ、、、。

Ａ、−１はφ１と同期する１、２．４などのパルスを含む。すなわち、一般的に 波形ＡＩは２′パルスを含む。各変換期間の開始において、フィードバックキャ パシタＣＦ、はパルスＡ。により制御されたスイッチＳＦによってリセットされ る。パルスＡ。はまたスイッチＡ。を閉じさせ、キャパシタＣＰはビットｂ０の 状態にしたがってＯまたはＶＲの電圧である。後続するクロックパルスφ′０に おいて、この電荷はＣＦに移送される。この過程はビットｂ１に対するパルスＡ １によって繰返されるが、これはＡ１は２つのパルスを含むので２回行われる。

以下同様にしてデジタル−アナログ変換装置はビットｂ。からビットｂｙ−Ｈま で連続して行われる。変換された出力は別のパルスＡ。によってキャパシタＣ６ をリセットする前にＡ□１の最後のパルスに続いてパルスφ−，中利用できる。

もちろん、ビットは任意の特定の連続順序において処理される必要は実質上なく 、または１つの特定のビットに対する全パルスは別のビットのパルスより前に発 生されることは（明らかにパルスは一致しないが）全く必要でない。

デジタルワードの各ビットに対応する等価ビット電圧Ｖ。

は、対応するスイッチング波形ＡＩのパルスの数によって定められ、故に、 によって表されることができる。また変換された出力は以下の通りである。

讐−１ ［Ｖ、ｍａｘ／ＶＲ，（１−２−”）］　と仮定すると、第６図の変換装置のキ ャパシタンス幅は第３図の通常の変換装置、すなわち（ＣＦ／Ｃ）−２＝のキャ パシタンス幅と等しいことが上記式から容易に認められる。しかし、全キャパシ タ領域は通常の変換装置の２°＋ｌ　：Ｃと比較すると、（２’＋１）・Ｃのみ であり、キャパシタの合計数は（Ｗ＋１）からたった２までしか減少される。こ の新しい構成の付加的で重要な利点は通常の変換装置と異なって、キャパシタン ス比ＣＦ／Ｃの正確さは必要なビット分解能に悪影響を与えず、各スイッチング 波形のタイムスロットの数に単に依存するだけである。したがって、たとえこれ はキャパシタンス比の結果的に生じた正確さの本質的に減少させるとしても多数 の既知の設計技術を第６図の変換装置に容易に適用可能であり、スイッチドキャ パシタ回路網（例えば容量性の１回路網）においてキャパシタンス幅を減少させ ることができる。これはシリコンの小さい領域４を占める単純なスイッチドキャ パシタ回路網を使用する高分解能変換装置を構成させることができる。

所定の最大スイッチング周波数に対して、変換速度（すなわち適応できるデジタ ルワードのサンプリング速度）は第３図に関連する（２＝−１）の係数によって 減少されることが観察される。しかし、キャパシタ領域における減少および必要 なキャパシタンス比の正確さは、この実施例を低周波数で高分解能変換に特に有 用なものとする。

上述の結合されたデジタル−アナログ変換装置および２進加重されたタイムスロ ットアレイ構成に基づいたＦＩＲフィルタの構成は、第８図に示されているもの である。フリップフロップＤｎは第２図および第４図に関して示されている。第 ２図の変換装置Ｘｎは、第７図に示された共通素子と同一である共通素子Ｓｌ、 ＳＯ，ＯＡ、　Ｃｐ　、ＳＦが後続している時間スロットアレイＴＡＯ乃至ＴＡ Ｎ−１によって置換される。各タイムスロットアレイＴＡｉは、第７図において ドツトで示された方形で示されている形態（正の数り、、に対して）であるか、 負の数ｈ１に対して構造的に同じであるが、差パルスを与えるかである。したが って、パルスＡｎを供給されるスイッチＳＡｎおよびパルスφ−０を供給される スイッチＳＯＡは、第９図に示されているようにパルスＢｆｉ、　　φ′１を供 給されるスイッチＳＢｎ　。

ＳＩＡによって置換される。パルスＢａ　　（ｎ−０，、、ｎ−１）はパルスと 同じ形式をとるが、φ′１ではなくφ−０と同期される。

第２図の構成の場合に関して、全てのＮデジタルワードに対応する正規化された 出力電圧変換レベルはまた、ＦＩＲ伝達機能の利得定数を保存するために以下の 通りに表される。

その場合、 である。正規化された後、１次式が得られる。

全キャパシタ領域に対して、 ２ｆ−１ 最大キャパシタンス幅が得られる。多くの実施可能な状態において、ＦＩＲフィ ルタは次のように設計される。

ＣＩ。１．１に対する上記式は、従来の実施で得られた全キャパシタ領域に約５ ０％以上の減少を示している。２追加重されたタイムスロットアレイの技術の２ つの付加的な利点は、第１に牛ヤバシタの合計数が（Ｎ、ｗ＋１）から（Ｎ＋１ ）に減少されることであり、第２にＦＩＲフィルタのインパルス応答係数の必要 なキャパシタンス比の正確が得られることである。

第１Ｏ図および第１１図は、第８図を参照にして上述された結合されたデジタル −アナログ変換装置型の簡単で実用的な構成を示す。それは４ビット分解能およ び４つの等価ＦＩＲフィルタ係数を有する。フィルタインパルス応答特性（２変 換表示で）は、以下の通りである。

４つの４ビット幅り型フリップフロップＤＯ，Ｄ１．Ｄ２．Ｄ３．Ｄ４が存在す る。これらの第１は（他の図面にのもののように）絶対に必要ではないが、正確 なタイミングを保証するために含まれていることに注意されたい。さらに、スイ ッチＣ８ｌは省略される（４ビツト構成に対して、フリップフロップから直接出 力された電圧が十分に一致することを基本にして）。４つの等しい係数を示す等 しいキャパシタＣＯ，，，Ｃ３（−キャパシタンスＣ）を備えた第６図に示され た型の３段階ＴＡＮＧ、、。

ＴＡ）Ｊｌが設けられている。構成素子ｓｏ、ｓｘ、ｓｐ、　ｃ、　、ｏＡは第 ６図に示されているものと同じである。−力変換中の任意の出力過渡現象を除去 するために変換し終えるとき、２つの単純なサンプルおよび保持回路ＳＨ１，Ｃ Ｈ１，０Ａ１．ＳＨ２，ＣＨ２，ＯＡ２は出力をサンプルするために含まれてい る（Ａｏは、スイッチＳＨＩ。

Ｓｎ２に供給される）、ＣＦはＶｏｍａｘ／ＶＲ（１−２−Ｎ）−１に対して８ ４Ｃに等しい。

スイッチング波形Ａ。、ＡＩ　、Ａ２　、Ａ３は、第１１図に示されている発生 器で発生される。方形波発振器Ｏ８Ｃは、パルスφ′。、φ″１を生成するため にインバータ１１、交差結合されたナントゲートＮｌ　、　Ｎ２およびインバー タ１２．１３から構成する重複しない位相発生器を駆動する。モジューロ８の２ 進ダウンカウンタｚ１はφ′１でクロックされる。”１１１１−状態はアイドル 状態として示されている。カウンタはこの状態において変換パルスＥＯＣの終り にこの状態をデコードし、発振器回路のスイッチＳＷＩを介してのクロックパル スを抑制するアントゲ−）　ＡＮＤＩによってロックされる。

スイッチング波形Ａ０．．．Ａ、の要求された（２＝　−１）−１５パルスの発 生は、カウント−１１１１をカウンタへ負荷するようにカウンタＺｌの並列負荷 人力ＰＥに供給される外部パルスＳＯＣ＜変換されるべきデジタル入力データと 同期している）で示されている。

カウンタ状態が、第１２図のシーケンス図に示されたようにパルスＡ。、、、Ａ 、を生成するためにインバータ１４．、、＋７およびアンドゲートＡＮＤ１．． ．ＡＮＤ４によりデコードされる期間中、カウンタはパルスφ゛１によってその 状態を通って０００まで減少される。１６番目のパルスφ′１はカウンタを別の スタートパルスＳＯＣが受信されるまでロックし続ける′１１１１′状態に戻す 。

この変換装置において、パルスＢ＋は必要でないが（フィルタ係数が全て正の数 であるため）、第２のカウンタおよびＡＩの配置と類似したデコード論理回路に よって発生されることができることに注意すべきである。

この変換装置のデクリートな構成素子形態は、ＬＦ３５３型増幅器、ＣＤ４０１ ６型ＣＭＯＳアナログスイッチおよび標準型ＣＭＯ８論理回路を使用して構成さ れることもできるが、実際には集積回路構成を使用することが好ましい。

典型的なキャパシタ値は、Ｃ−４０ｐＦであり、ＣＦ　−２７００ｐＦ（公称値 の±０．２％で）が使用されることが可能である。

Claims (8)

【特許請求の範囲】
1. １．フィルタされたアナログ出力信号をデジタル入力信号から生成し、 デジタルーアナログ変換手段と、 複数の相互的な遅延信号を生成する遅延手段と、相互的な遅延信号の合計を形成 し、所望のフィルタ反応に対応する係数によって加重される手段とを具備する装 置において、 遅延手段は、デジタルーアナログ変換手段を優先し、デジタルーアナログ変換手 段は各相互的な遅延デジタル信号をアナログ形式に変換するように配置されてい ることを特徴とする装置。
2. ２．デジタルーアナログ変換手段は、スイッチドキャパシタを使用していること を特徴とする請求項１記載の装置。
3. ３．デジクルーアナログ変換手段は、前記各相互的な遅延デジタル信号に対して 、関連するデジタル信号により示された値に依存する電荷を形成する各スイッチ ドキャパシタ手段と、電荷の合計を示すアナログ出力信号を形成する共通手段と を具備していることを特徴とする請求項２記載の装置。
4. ４．少なくとも１つのスイッチドキャパシタ手段は、所望のフィルタ反応に対応 する係数によって電荷を加重するように、値において別のスイッチドキャパシタ 手段の対応するキャパシタと異なるキャパシタを含むことを特徴とする請求項３ 記載の装置。
5. ５．デジタルーアナログ変換手段は、前記各相互的な遅延デジタル信号に対して 、関連するデジタル信号のビットの状態に依存して電荷をその信号の全ビットに 共通する単一のキャパシタンスに供給するスイッチング手段をそれぞれ具備する 各スイッチドキャパシタ手段を具備し、スイッチング手段は、それぞれの異なる 全スイッチング時間に対してビットの重要性にしたがって加重された電荷をキャ パシタに供給するように配置されていることを特徴とする請求項２乃至４のいず れか１項記載の装置。
6. ６．実質上添付図面を参照してここに記載されたようなフィルタされたアナログ 出力信号をデジタル入力信号から生成する装置。
7. ７．デジタル信号の各ビットを示す信号を受信する入力と、それらのビットの状 態に依存して電荷をキャパシタンスに供給する各スイッチング手段と、その電荷 の合計を示すアナログ出力信号を発生させる手段とを具備するスイッチドキャパ シタデジタルーアナログ変換装置において、前記キャパシタンスは、全ビットに 共通する単一のキャパシタンスであり、スイッチング手段は、それぞれの異なる 全スイッチング時間に対してビットの重要性にしたがって加重された電荷をキャ パシタに供給するように配置されていることを特徴とするスイッチドキャパシタ デジタルーアナログ変換装置。
8. ８．実質上添付図面を参照してここに記載されたようなスイッチドキャパシタデ ジタルーアナログ変換装置。