JPH0351160B2 - - Google Patents
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- JPH0351160B2 JPH0351160B2 JP58035256A JP3525683A JPH0351160B2 JP H0351160 B2 JPH0351160 B2 JP H0351160B2 JP 58035256 A JP58035256 A JP 58035256A JP 3525683 A JP3525683 A JP 3525683A JP H0351160 B2 JPH0351160 B2 JP H0351160B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- output terminal
- detection circuit
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/44—Colour synchronisation
- H04N9/455—Generation of colour burst signals; Insertion of colour burst signals in colour picture signals or separation of colour burst signals from colour picture signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Processing Of Color Television Signals (AREA)
- Color Television Systems (AREA)
Description
【発明の詳細な説明】
本発明は、色副搬送周波数の４倍の周波数のパ
ルス信号を発生するパルス発生器によつて制御す
るアナログ・デイジタル・コンバータと、アナロ
グ・デイジタル・コンバータの出力端子に結合し
た比較回路を備え、比較回路においてデイジタ
ル・バースト・サンプルを比較することによりパ
ルス発生器の位相制御ループに対する制御信号を
発生させるデイジタル・カラーテレビジヨン信号
処理回路に関するものである。
ルス信号を発生するパルス発生器によつて制御す
るアナログ・デイジタル・コンバータと、アナロ
グ・デイジタル・コンバータの出力端子に結合し
た比較回路を備え、比較回路においてデイジタ
ル・バースト・サンプルを比較することによりパ
ルス発生器の位相制御ループに対する制御信号を
発生させるデイジタル・カラーテレビジヨン信号
処理回路に関するものである。
刊行物“Electronics”，August 11th 1981，第
97〜103頁に上述した形式のカラーテレビジヨン
信号処理回路が記載されており、これにおいては
パーストの２つの直角成分のサンプルを比較して
バースト、アナログ・デイジタル・コンバータを
制御するパルス信号との間の位相差の目安となる
制御信号を得るようにしているが、かかる制御信
号を得るためには関数発生器（読出専用メモリ）
が必要であり、かつ関数発生器の入力信号を適正
振幅に維持するため正確な振幅制御が必要であ
る。
97〜103頁に上述した形式のカラーテレビジヨン
信号処理回路が記載されており、これにおいては
パーストの２つの直角成分のサンプルを比較して
バースト、アナログ・デイジタル・コンバータを
制御するパルス信号との間の位相差の目安となる
制御信号を得るようにしているが、かかる制御信
号を得るためには関数発生器（読出専用メモリ）
が必要であり、かつ関数発生器の入力信号を適正
振幅に維持するため正確な振幅制御が必要であ
る。
本発明の目的は、かかる関数発生器およびび振
幅制御を必要としないデイジタル・カラーテレビ
ジヨン信号処理回路を提供するにある。
幅制御を必要としないデイジタル・カラーテレビ
ジヨン信号処理回路を提供するにある。
本発明のデイジタル・カラーテレビジヨン信号
処理回路は、比較すべきバースト・サンプルを、
パルス発生器が適正位相にある場合その入力端子
および出力端子におけるバースト・サンプルの間
の差が零になる遅延時間を有する遅延回路の入力
端子および出力端子から導出し、比較回路を不等
関係検出回路とし、不等関係検出回路により遅延
回路の入力端子および出力端子におけるバース
ト・サンプルの振幅値自体は考慮せずこれらバー
スト・サンプルの振幅値の不等関係を検出し、不
等関係が存在する場合検出した不等関係を制御信
号に変換するように構成したことを特徴とする。
処理回路は、比較すべきバースト・サンプルを、
パルス発生器が適正位相にある場合その入力端子
および出力端子におけるバースト・サンプルの間
の差が零になる遅延時間を有する遅延回路の入力
端子および出力端子から導出し、比較回路を不等
関係検出回路とし、不等関係検出回路により遅延
回路の入力端子および出力端子におけるバース
ト・サンプルの振幅値自体は考慮せずこれらバー
スト・サンプルの振幅値の不等関係を検出し、不
等関係が存在する場合検出した不等関係を制御信
号に変換するように構成したことを特徴とする。
以下図面につき本発明の実施例を説明する。
第１図においてＡ／Ｄ（アナログ・デイジタル）
コンバータ３の入力端子１には直角変調された色
副搬送波信号を含むカラーテレビジヨン信号を供
給し、直角変調色副搬送波信号の零相成分を第３
図において波形３０１で示す。一例としてこの色
副搬送波信号はいわゆるPAL方式の信号である
と仮定する。この信号は、水平帰線消去期間ｘに
際しては第３図の波形３０２によつて示すように
位相135゜を有し、次の水平帰線消去期間ｘ＋１に
際しては第３図の波形３０４によつて示すように
位相225゜を有するバーストを含んでいる。
コンバータ３の入力端子１には直角変調された色
副搬送波信号を含むカラーテレビジヨン信号を供
給し、直角変調色副搬送波信号の零相成分を第３
図において波形３０１で示す。一例としてこの色
副搬送波信号はいわゆるPAL方式の信号である
と仮定する。この信号は、水平帰線消去期間ｘに
際しては第３図の波形３０２によつて示すように
位相135゜を有し、次の水平帰線消去期間ｘ＋１に
際しては第３図の波形３０４によつて示すように
位相225゜を有するバーストを含んでいる。
パルス発生器９の出力端子７からのパルス信号
をＡ／Ｄコンバータ３の入力端子５に供給する。
このパルス信号は色副搬送波の４倍の周波数を有
し、このパルス信号を第１図において４ｆで示
す。
をＡ／Ｄコンバータ３の入力端子５に供給する。
このパルス信号は色副搬送波の４倍の周波数を有
し、このパルス信号を第１図において４ｆで示
す。
このパルス信号４ｆを第３図において波形３０
７で示す。第３図に示した瞬時t0，t1，t2，t3，
t4，t5，t6，t7，t8において生ずるこのパルス信号
の正方向縁部において入力端子１における信号が
Ａ／Ｄコンバータによりサンプリングされ、デイ
ジタル信号に変換され、このデイジタル信号は各
当該瞬時で始るサンプリング周期においてＡ／Ｄ
コンバータ３の出力端子１１から不等関係検出回
路１５の入力端子１３に供給される。この入力端
子１３からデイジタル信号は比較器１９の入力端
子１７に供給し、かつ１サンプリング周期１／4fに 等しい遅延時間を有する遅延線２１で構成した遅
延回路を介して比較器１９の入力端子２３に供給
する。
７で示す。第３図に示した瞬時t0，t1，t2，t3，
t4，t5，t6，t7，t8において生ずるこのパルス信号
の正方向縁部において入力端子１における信号が
Ａ／Ｄコンバータによりサンプリングされ、デイ
ジタル信号に変換され、このデイジタル信号は各
当該瞬時で始るサンプリング周期においてＡ／Ｄ
コンバータ３の出力端子１１から不等関係検出回
路１５の入力端子１３に供給される。この入力端
子１３からデイジタル信号は比較器１９の入力端
子１７に供給し、かつ１サンプリング周期１／4fに 等しい遅延時間を有する遅延線２１で構成した遅
延回路を介して比較器１９の入力端子２３に供給
する。
順次の水平帰線消去期間において比較器１９の
入力端子１７における信号は第３図の波形３０２
および３０４の瞬時t0，t1…におけるサンプルに
交互に対応し、かつ入力端子２３における信号は
第３図の波形３０６および３０８の上記瞬時にお
けるサンプルに交互に対応する。
入力端子１７における信号は第３図の波形３０２
および３０４の瞬時t0，t1…におけるサンプルに
交互に対応し、かつ入力端子２３における信号は
第３図の波形３０６および３０８の上記瞬時にお
けるサンプルに交互に対応する。
第３図ではパルス発生器９の出力信号４ｆの波
形３０７およびパルス発生器の他の出力信号の位
相は適正位相であると仮定する。従つて、ある水
平帰線消去期間における瞬時t1，t3，t5，t7およ
び他の水平帰線消去期間における瞬時t0，t2，t4，
t6，t8においてはサンプル比較器９の入力端子１
７におけるサンプル値が入力端子２３におけるサ
ンプル値に等しくなる。波形３０７を有するパル
ス信号４ｆの位相が適正でない場合、比較器１９
がこの不等関係を検出する。比較器１９は米国特
許第4152698号に記載された比較器と同様の態様
で直列方式で作動する。サンプリング動作に後続
する周期の終端に、論理値１を有する信号即ち、
“１”信号が出力端子２５および２７の一方に生
ずる。入力端子１７における振幅値が入力端子２
３における振幅値より小さい場合には、“１”信
号が出力端子２５から送出され、入力端子１７に
おける振幅値が入力端子２３における振幅値より
大きい場合には、“１”信号が出力端子２７から
送出される。かかる状態において信号３０２，３
０４，３０６および３０８は完全に零レベルより
上に位置すると仮定する。
形３０７およびパルス発生器の他の出力信号の位
相は適正位相であると仮定する。従つて、ある水
平帰線消去期間における瞬時t1，t3，t5，t7およ
び他の水平帰線消去期間における瞬時t0，t2，t4，
t6，t8においてはサンプル比較器９の入力端子１
７におけるサンプル値が入力端子２３におけるサ
ンプル値に等しくなる。波形３０７を有するパル
ス信号４ｆの位相が適正でない場合、比較器１９
がこの不等関係を検出する。比較器１９は米国特
許第4152698号に記載された比較器と同様の態様
で直列方式で作動する。サンプリング動作に後続
する周期の終端に、論理値１を有する信号即ち、
“１”信号が出力端子２５および２７の一方に生
ずる。入力端子１７における振幅値が入力端子２
３における振幅値より小さい場合には、“１”信
号が出力端子２５から送出され、入力端子１７に
おける振幅値が入力端子２３における振幅値より
大きい場合には、“１”信号が出力端子２７から
送出される。かかる状態において信号３０２，３
０４，３０６および３０８は完全に零レベルより
上に位置すると仮定する。
比較器１９の出力端子２５はANDゲート２９
およびANDゲート３１の一方の入力端子に接続
し、比較器１９の出力端子２７はANDゲート３
３およびANDゲート３５の一方の入力端子に接
続する。ANDゲート３１および３５の他方入力
端子は反転入力端子であり、これら反転入力端子
並にANDゲート２９および３３の他方入力端子
は不等関係検出回路１５の入力端子３７に接続す
る。
およびANDゲート３１の一方の入力端子に接続
し、比較器１９の出力端子２７はANDゲート３
３およびANDゲート３５の一方の入力端子に接
続する。ANDゲート３１および３５の他方入力
端子は反転入力端子であり、これら反転入力端子
並にANDゲート２９および３３の他方入力端子
は不等関係検出回路１５の入力端子３７に接続す
る。
ANDゲート２９および３５の出力端子はORゲ
ート９９の入力端子に接続し、ANDゲート３１
および３３の出力端子はORゲート４１の入力端
子に接続する。ORゲート３９の出力端子はＤフ
リツプフロツプ４３のＤ入力端子に接続し、OR
ゲート４１の出力端子はＤフリツプフロツプ４５
のＤ入力端子に接続する。Ｄフリツプフロツプ４
３および４５には不等関係検出回路１５の入力端
子４７からクロツク信号を供給し、入力端子４９
からリセツト信号を供給する。リセツト信号によ
りＤフリツプフロツプは、２つの連続する色副搬
送波信号の間の期間に零状態に維持される。
ート９９の入力端子に接続し、ANDゲート３１
および３３の出力端子はORゲート４１の入力端
子に接続する。ORゲート３９の出力端子はＤフ
リツプフロツプ４３のＤ入力端子に接続し、OR
ゲート４１の出力端子はＤフリツプフロツプ４５
のＤ入力端子に接続する。Ｄフリツプフロツプ４
３および４５には不等関係検出回路１５の入力端
子４７からクロツク信号を供給し、入力端子４９
からリセツト信号を供給する。リセツト信号によ
りＤフリツプフロツプは、２つの連続する色副搬
送波信号の間の期間に零状態に維持される。
Ｄフリツプフロツプ４３の非反転出力端子をダ
イオード５１を介して不等関係検出回路１５の出
力端子５５に接続し、Ｄフリツプフロツプ４５の
反転出力端子をダイオード５１とは逆極性で接続
したダイオード５３を介して出力端子５５に接続
する。
イオード５１を介して不等関係検出回路１５の出
力端子５５に接続し、Ｄフリツプフロツプ４５の
反転出力端子をダイオード５１とは逆極性で接続
したダイオード５３を介して出力端子５５に接続
する。
不等関係検出回路１５の入力端子３７はORゲ
ート５７の出力端子に接続し、このORゲートの
入力端子は２個のANDゲート５９および６１の
出力端子に接続する。不等関係検出回路１５の入
力端子４７はORゲート６３の出力端子に接続
し、このORゲートの入力端子は２個のANDゲー
ト６５および６７の出力端子に接続する。
ート５７の出力端子に接続し、このORゲートの
入力端子は２個のANDゲート５９および６１の
出力端子に接続する。不等関係検出回路１５の入
力端子４７はORゲート６３の出力端子に接続
し、このORゲートの入力端子は２個のANDゲー
ト６５および６７の出力端子に接続する。
水平偏向周波数の半分の周波数を有するスイツ
チング信号ｍを状態検出回路７１の出力端子６９
からANDゲート５９および６５の入力端子並に
ANDゲート６１および６７の反転入力端子に供
給する。ANDゲート５９，６１，６５，６７の
他方入力端子はパルス発生器９の出力端子７３，
７５，７７，７９にそれぞれ接続し、パルス発生
器９の出力端子８１および８３を状態検出回路７
１の入力端子８２および８４にそれぞれ接続す
る。
チング信号ｍを状態検出回路７１の出力端子６９
からANDゲート５９および６５の入力端子並に
ANDゲート６１および６７の反転入力端子に供
給する。ANDゲート５９，６１，６５，６７の
他方入力端子はパルス発生器９の出力端子７３，
７５，７７，７９にそれぞれ接続し、パルス発生
器９の出力端子８１および８３を状態検出回路７
１の入力端子８２および８４にそれぞれ接続す
る。
パルス発生器９の出力端子７３，７５，７７，
７９，８１，８３における信号の波形を第３図に
おける波形３７３，３７５，３７７，３７９，３
８１，３８３によつてそれぞれ示す。
７９，８１，８３における信号の波形を第３図に
おける波形３７３，３７５，３７７，３７９，３
８１，３８３によつてそれぞれ示す。
説明および図面を簡明にするため比較器１９の
入力端子１７および２３における信号をｒおよび
ｓで示し、パルス発生器９の出力端子７，７７，
７９，８３，７３，７５，８１における信号をそ
れぞれ４ｆ，２Ａ，２Ｂ，Ａ，Ｂ，Ｃ，Ｄで示
す。
入力端子１７および２３における信号をｒおよび
ｓで示し、パルス発生器９の出力端子７，７７，
７９，８３，７３，７５，８１における信号をそ
れぞれ４ｆ，２Ａ，２Ｂ，Ａ，Ｂ，Ｃ，Ｄで示
す。
水平帰線消去期間ｘに際しては第３図の波形３
０２および３０６のサンプルrxおよびsxが比較器
１９の入力端子１７および２３に供給され、次の
水平帰線消去期間ｘ＋１に際しては第３図の波形
３０４および３０８のサンプルrx+1およびSx+1が
入力端子１７および２３に供給される。
０２および３０６のサンプルrxおよびsxが比較器
１９の入力端子１７および２３に供給され、次の
水平帰線消去期間ｘ＋１に際しては第３図の波形
３０４および３０８のサンプルrx+1およびSx+1が
入力端子１７および２３に供給される。
状態検出回路７１におけるスイツチング状態が
適正状態である場合には、その出力端子６９から
は水平帰線消去期間ｘに際し“１”信号が送出さ
れ、次の水平帰線消去期間に際し“０”信号が送
出される。これに応動して不等関係検出回路１５
の入力端子３７には水平帰線消去期間ｘに際して
信号Ｂが供給され、次の水平帰線消去期間ｘ＋１
に際して信号Ｃが供給される。
適正状態である場合には、その出力端子６９から
は水平帰線消去期間ｘに際し“１”信号が送出さ
れ、次の水平帰線消去期間に際し“０”信号が送
出される。これに応動して不等関係検出回路１５
の入力端子３７には水平帰線消去期間ｘに際して
信号Ｂが供給され、次の水平帰線消去期間ｘ＋１
に際して信号Ｃが供給される。
信号４ｆの位相が色副搬送波の零位相３０１に
対し若干遅れているかまたは進んでいる場合に
は、サンプリング瞬時t0，t1，…が第３図におい
て右または左へシフトした状態となる。
対し若干遅れているかまたは進んでいる場合に
は、サンプリング瞬時t0，t1，…が第３図におい
て右または左へシフトした状態となる。
水平帰線消去期間ｘにおいてはサンプリング瞬
時t1，t3，t5，t7が重要であり、水平帰線消去期
間ｘ＋１においてはサンプリング瞬時t0，t2，t4，
t6，t8が重要であり、その理由はこれらのサンプ
リング瞬時においては、信号４ｆが適正位相を有
する場合サンプルrxおよびsxまたはrx+1および
sx+1の間の差がそれぞれ零になるからである。
時t1，t3，t5，t7が重要であり、水平帰線消去期
間ｘ＋１においてはサンプリング瞬時t0，t2，t4，
t6，t8が重要であり、その理由はこれらのサンプ
リング瞬時においては、信号４ｆが適正位相を有
する場合サンプルrxおよびsxまたはrx+1および
sx+1の間の差がそれぞれ零になるからである。
信号４ｆの位相が零位相３０１より若干遅れて
いる場合には、水平帰線消去期間ｘにおけるサン
プリング瞬時t1およびt5においてrx＞sxとなり、
かつサンプリング瞬時t3およびt7においてrx＜Sx
となる。その場合サンプリング周期が遅延され、
瞬時t2およびt6に出力端子２７に“１”信号が生
じ、瞬時t4およびt8に出力端子２５に“１”信号
が生じる。不等関係検出回路１５の入力端子３７
には信号Ｂが供給されるから、瞬時t2，t4，t6，
T8にORゲート４１の出力端子に“１”信号が生
じ、かつORゲート３９の出力端子に“０”信号
が生じる。
いる場合には、水平帰線消去期間ｘにおけるサン
プリング瞬時t1およびt5においてrx＞sxとなり、
かつサンプリング瞬時t3およびt7においてrx＜Sx
となる。その場合サンプリング周期が遅延され、
瞬時t2およびt6に出力端子２７に“１”信号が生
じ、瞬時t4およびt8に出力端子２５に“１”信号
が生じる。不等関係検出回路１５の入力端子３７
には信号Ｂが供給されるから、瞬時t2，t4，t6，
T8にORゲート４１の出力端子に“１”信号が生
じ、かつORゲート３９の出力端子に“０”信号
が生じる。
水平帰線消去期間ｘ＋１においては瞬時t0およ
びt4においてrx+1＜sx+1となり、瞬時t2およびt6に
おいてrx+1＞sx+1となる。従つて瞬時t1およびt5に
出力端子２５に“１”信号が生じ、瞬時t3および
t7に出力端子２７に“１”信号が生じる。その場
合不等関係検出回路１５の入力端子３７には信号
Ｃが供給されるから、瞬時t1，t3，t5，t7にORゲ
ート４１の出力端子に“１”信号が生じ、かつ
ORゲート３９の出力端子に“０”信号が生じ
る。
びt4においてrx+1＜sx+1となり、瞬時t2およびt6に
おいてrx+1＞sx+1となる。従つて瞬時t1およびt5に
出力端子２５に“１”信号が生じ、瞬時t3および
t7に出力端子２７に“１”信号が生じる。その場
合不等関係検出回路１５の入力端子３７には信号
Ｃが供給されるから、瞬時t1，t3，t5，t7にORゲ
ート４１の出力端子に“１”信号が生じ、かつ
ORゲート３９の出力端子に“０”信号が生じ
る。
不等関係検出回路１５の入力端子４７には水平
帰線消去期間ｘに信号２Ａが供給され、水平帰線
消去期間ｘ＋１に信号２Ｂが供給される。従つて
水平帰線消去期間ｘにおいては瞬時t2，t4，t6，
t8にORゲート３９および４１の出力信号がＤフ
リツプフロツプ４３および４５に書込まれ、水平
帰線消去期間ｘ＋１においては瞬時t1，t3，t5，
t7にORゲート３９および４１の出力信号がＤフ
リツプフロツプ４３および４５に書込まれる。
帰線消去期間ｘに信号２Ａが供給され、水平帰線
消去期間ｘ＋１に信号２Ｂが供給される。従つて
水平帰線消去期間ｘにおいては瞬時t2，t4，t6，
t8にORゲート３９および４１の出力信号がＤフ
リツプフロツプ４３および４５に書込まれ、水平
帰線消去期間ｘ＋１においては瞬時t1，t3，t5，
t7にORゲート３９および４１の出力信号がＤフ
リツプフロツプ４３および４５に書込まれる。
信号４ｆの位相が若干遅れていると仮定した状
態においてはフリツプフロツプ４３の出力は
“０”となり、その際フリツプフロツプ４５の出
力も“０”である。その場合ダイオード５１は遮
断され、ダイオード５３は導通し、その結果コン
デンサ８９の一端が抵抗８５および８７を介して
不等関係検出回路１５の出力端子５５に接続され
る。コンデンサ８９の他端は抵抗９０を介して接
地する。
態においてはフリツプフロツプ４３の出力は
“０”となり、その際フリツプフロツプ４５の出
力も“０”である。その場合ダイオード５１は遮
断され、ダイオード５３は導通し、その結果コン
デンサ８９の一端が抵抗８５および８７を介して
不等関係検出回路１５の出力端子５５に接続され
る。コンデンサ８９の他端は抵抗９０を介して接
地する。
一方、信号４ｆの位相が若干進んでいる場合に
は上述した所と同様の態様でフリツプフロツプ４
３および４５の出力が“１”となり、ダイオード
５１が導通し、ダイオード５３が遮断され、コン
デンサ８９が充電される。
は上述した所と同様の態様でフリツプフロツプ４
３および４５の出力が“１”となり、ダイオード
５１が導通し、ダイオード５３が遮断され、コン
デンサ８９が充電される。
従つてコンデンサ８９から制御信号が得られ、
これをパルス発生器９の制御入力端子９１に供給
し、従つて信号４ｆの位相が再び零位相に調整さ
れる。
これをパルス発生器９の制御入力端子９１に供給
し、従つて信号４ｆの位相が再び零位相に調整さ
れる。
上述した所に対し、状態検出回路７１の出力端
子６９におけるスイツチング信号ｍが水平帰線消
去期間ｘにおいて“０”となり、水平帰線消去期
間ｘ＋１において“１”となる場合には、不等関
係検出回路１５の出力端子５５における信号が交
互に“０”および“１”となり、Ａ／Ｄコンバー
タ３と、不等関係検出回路１５と、フイルタ８
５，８７，８９，９０と、パルス発生器９を含む
制御ループは、適正スイツチング信号が再び生じ
るまで、適正位相において作動することができな
い。これを状態検出回路７１につき更に詳細に説
明する。出力端子５５に交互に生じる“０”およ
び“１”信号は抵抗９２およびコンデンサ９３か
ら成るフイルタと、シユミツトトリガ回路９５を
介して排他的論理和ゲート９７の一方の入力端子
と、１水平偏向期間の遅延時間を有する遅延回路
９９の入力端子に供給し、遅延回路９９の出力端
子は排他的論理和ゲート９７の他方入力端子に接
続する。遅延回路９９はＤフリツプフロツプの形
態に構成し、このＤフリツプフロツプには入力端
子１００から不等関係検出回路１５の入力端子４
９に供給するのと同じ信号をクロツク信号として
供給し、この信号はバーストの発生中だけ値
“０”を有し、２つの連続するバーストの間、お
よびバーストが欠如している場合フイールド帰線
消去期間において値“１”を有する。従つて常に
当該バーストの直後に、フイルタ９２，９３およ
びシユミツトトリガ回路９５により若干遅延され
た不等関係検出回路１５の出力信号がＤフリツプ
フロツプ９９に蓄積され、これが次のバースト期
間まで維持される。排他的論理和ゲート９７は順
次の偏向周期に順次“０”および“１”と交番す
る信号の“１”信号を状態検出回路７１の入力端
子１０１に供給する。以下の説明ではこの入力端
子１０１に供給する信号を信号ｅで示す。
子６９におけるスイツチング信号ｍが水平帰線消
去期間ｘにおいて“０”となり、水平帰線消去期
間ｘ＋１において“１”となる場合には、不等関
係検出回路１５の出力端子５５における信号が交
互に“０”および“１”となり、Ａ／Ｄコンバー
タ３と、不等関係検出回路１５と、フイルタ８
５，８７，８９，９０と、パルス発生器９を含む
制御ループは、適正スイツチング信号が再び生じ
るまで、適正位相において作動することができな
い。これを状態検出回路７１につき更に詳細に説
明する。出力端子５５に交互に生じる“０”およ
び“１”信号は抵抗９２およびコンデンサ９３か
ら成るフイルタと、シユミツトトリガ回路９５を
介して排他的論理和ゲート９７の一方の入力端子
と、１水平偏向期間の遅延時間を有する遅延回路
９９の入力端子に供給し、遅延回路９９の出力端
子は排他的論理和ゲート９７の他方入力端子に接
続する。遅延回路９９はＤフリツプフロツプの形
態に構成し、このＤフリツプフロツプには入力端
子１００から不等関係検出回路１５の入力端子４
９に供給するのと同じ信号をクロツク信号として
供給し、この信号はバーストの発生中だけ値
“０”を有し、２つの連続するバーストの間、お
よびバーストが欠如している場合フイールド帰線
消去期間において値“１”を有する。従つて常に
当該バーストの直後に、フイルタ９２，９３およ
びシユミツトトリガ回路９５により若干遅延され
た不等関係検出回路１５の出力信号がＤフリツプ
フロツプ９９に蓄積され、これが次のバースト期
間まで維持される。排他的論理和ゲート９７は順
次の偏向周期に順次“０”および“１”と交番す
る信号の“１”信号を状態検出回路７１の入力端
子１０１に供給する。以下の説明ではこの入力端
子１０１に供給する信号を信号ｅで示す。
入力端子１００は状態検出回路７１の入力端子
１０３に接続して上述した信号を供給し、この信
号を信号g′で示す。
１０３に接続して上述した信号を供給し、この信
号を信号g′で示す。
比較器１９の出力端子２７から送出される信号
はｒ＞ｓの場合値“１”を有し、この信号をｃで
示し、この信号ｃは状態検出回路７１の入力端子
１０５に供給する。この信号は前記制御ループが
ロツク（鎖錠）された状態またはプルインされた
（引込まれた）状態を、バーストが受信されない
状態から識別するのに使用する。
はｒ＞ｓの場合値“１”を有し、この信号をｃで
示し、この信号ｃは状態検出回路７１の入力端子
１０５に供給する。この信号は前記制御ループが
ロツク（鎖錠）された状態またはプルインされた
（引込まれた）状態を、バーストが受信されない
状態から識別するのに使用する。
更に、状態検出回路７１は出力端子１０７から
信号ｋを送出し、この信号はカラーキラー出力端
子１０９およびスイツチ１１３のスイツチング信
号入力端子１１１に供給する。従つて前記制御ル
ープがロツクされない状態において抵抗８５はス
イツチ１１３によつて側路または短酪される。
信号ｋを送出し、この信号はカラーキラー出力端
子１０９およびスイツチ１１３のスイツチング信
号入力端子１１１に供給する。従つて前記制御ル
ープがロツクされない状態において抵抗８５はス
イツチ１１３によつて側路または短酪される。
状態検出回路７１の入力端子１１５には、水平
帰線消去期間に際して値“１”を有する水平偏向
周波数の信号ｈを供給する。
帰線消去期間に際して値“１”を有する水平偏向
周波数の信号ｈを供給する。
状態検出回路７１の実施例を第２図に示し、第
２図において第１図における要素に対応する要素
は同一記号で示す。
２図において第１図における要素に対応する要素
は同一記号で示す。
入力端子１０１，１０３，１０５はカウンタ入
力回路２０１の入力端子をも構成し、このカウン
タ入力回路はANDゲート２０３、ANDゲート２
０５、ORゲート２０７を備え、ANDゲート２０
３の非反転入力端子を状態検出回路７１の入力端
子１０１に接続し、ANDゲート２０５の一方の
反転入力端子を入力端子１０３に接続し、ORゲ
ート２０７の反転入力端子を入力端子１０５に接
続し、ANDゲート２０５の他方反転入力端子を
２分の１割算器２０８の出力端子に接続し、この
出力端子はスイツチング信号ｍを送出する出力端
子６９にも接続する。
力回路２０１の入力端子をも構成し、このカウン
タ入力回路はANDゲート２０３、ANDゲート２
０５、ORゲート２０７を備え、ANDゲート２０
３の非反転入力端子を状態検出回路７１の入力端
子１０１に接続し、ANDゲート２０５の一方の
反転入力端子を入力端子１０３に接続し、ORゲ
ート２０７の反転入力端子を入力端子１０５に接
続し、ANDゲート２０５の他方反転入力端子を
２分の１割算器２０８の出力端子に接続し、この
出力端子はスイツチング信号ｍを送出する出力端
子６９にも接続する。
ANDゲート２０５の反転出力端子はORゲート
２０７の一方の非反転入力端子に接続し、かつカ
ウンタ２１１、プリセツトメモリ２１３、AND
ゲート２１５で構成した伸長回路のプリセツト入
力端子２１０に接続する。計数値が零以外の場合
カウンタ２１１の出力は“１”となり、この出力
は信号ｎとしてカウンタ入力回路２０１の出力端
子２１７から送出され、かつANDゲート２１５
の一方の入力端子にも供給する。状態検出回路７
１の入力端子８４から到来する信号ＡをANDゲ
ート２１５の他方入力端子に供給する。ANDゲ
ート２１５の出力端子はカウンタ２１１の計数信
号入力端子２１８に接続する。
２０７の一方の非反転入力端子に接続し、かつカ
ウンタ２１１、プリセツトメモリ２１３、AND
ゲート２１５で構成した伸長回路のプリセツト入
力端子２１０に接続する。計数値が零以外の場合
カウンタ２１１の出力は“１”となり、この出力
は信号ｎとしてカウンタ入力回路２０１の出力端
子２１７から送出され、かつANDゲート２１５
の一方の入力端子にも供給する。状態検出回路７
１の入力端子８４から到来する信号ＡをANDゲ
ート２１５の他方入力端子に供給する。ANDゲ
ート２１５の出力端子はカウンタ２１１の計数信
号入力端子２１８に接続する。
ANDゲート２０５の出力端子における信号
（g′＋ｍ）または（gm′）′を信号b′で示し、この
信号はバーストに際し一つおきの偏向期間毎に低
レベル（“０”）になり、カウンタ２１１の計数値
をプリセツトメモリ２１３からのプリセツト値な
らしめ、出力信号ｎが“１”になるようにする。
バースト期間が終了した後カウンタ２１１はその
計数信号入力端子２１８における信号nAに応動
して零に復帰する。従つて出力端子２１７におけ
る信号ｎも再び零になる。
（g′＋ｍ）または（gm′）′を信号b′で示し、この
信号はバーストに際し一つおきの偏向期間毎に低
レベル（“０”）になり、カウンタ２１１の計数値
をプリセツトメモリ２１３からのプリセツト値な
らしめ、出力信号ｎが“１”になるようにする。
バースト期間が終了した後カウンタ２１１はその
計数信号入力端子２１８における信号nAに応動
して零に復帰する。従つて出力端子２１７におけ
る信号ｎも再び零になる。
ORゲート２０７の他方の非反転入力端子およ
びANDゲート２０３の一方の反転入力端子は、
信号ｔを送出する閾回路２２１の出力端子２１９
に接続する。閾回路２２１の出力端子２２３から
は信号ｐをANDゲート２０３の他方の反転入力
端子およびANDゲート２２５の一方の入力端子
に供給し、ANDゲート２２５の他方入力端子は
ORゲート２０７の出力端子に接続する。ANDゲ
ート２０３および２２５の出力端子はORゲート
２２７の入力端子に接続し、ORゲート２２７の
出力端子はＤフリツプフロツプ２２９の入力端子
に接続し、このＤフリツプフロツプには状態検出
回路７１の入力端子８４から得られる信号Ａをク
ロツク信号として供給する。
びANDゲート２０３の一方の反転入力端子は、
信号ｔを送出する閾回路２２１の出力端子２１９
に接続する。閾回路２２１の出力端子２２３から
は信号ｐをANDゲート２０３の他方の反転入力
端子およびANDゲート２２５の一方の入力端子
に供給し、ANDゲート２２５の他方入力端子は
ORゲート２０７の出力端子に接続する。ANDゲ
ート２０３および２２５の出力端子はORゲート
２２７の入力端子に接続し、ORゲート２２７の
出力端子はＤフリツプフロツプ２２９の入力端子
に接続し、このＤフリツプフロツプには状態検出
回路７１の入力端子８４から得られる信号Ａをク
ロツク信号として供給する。
Ｄフリツプフロツプ２２９の出力端子２３１は
カウンタ入力回路２０１の出力端子を構成し、こ
の出力端子から信号ｕが供給される。
カウンタ入力回路２０１の出力端子を構成し、こ
の出力端子から信号ｕが供給される。
第２図から明らかなように、ORゲート２２７
の出力信号は論理式p′t′e＋ｐ（c′＋ｔ＋b′）で表
わされる。この信号はクロツク信号Ａを介してＤ
フリツプフロツプ２２９に書込まれる。この信号
は信号ｅに含まれるスイツチング信号ｍの正確な
状態および信号ｃに含まれる制御ループのロツク
された状態に関する情報を備えている。信号ｃに
おける情報は、上記論理式において寄与している
場合には信号Ａに応動して瞬時t4，t8…にＤフリ
ツプフロツプ２２９に蓄積される。これらの瞬時
は比較器１９での瞬時t3，t7…におけるｒとｓの
比較の結果がこの比較器の出力端子２７に生ずる
瞬時である。水平帰線消去期間ｘ＋１にはこの比
較の結果“１”信号が生じ、制御ループはロツク
されつつあり、瞬時t3およびt7においてrx＞sxで
ある。
の出力信号は論理式p′t′e＋ｐ（c′＋ｔ＋b′）で表
わされる。この信号はクロツク信号Ａを介してＤ
フリツプフロツプ２２９に書込まれる。この信号
は信号ｅに含まれるスイツチング信号ｍの正確な
状態および信号ｃに含まれる制御ループのロツク
された状態に関する情報を備えている。信号ｃに
おける情報は、上記論理式において寄与している
場合には信号Ａに応動して瞬時t4，t8…にＤフリ
ツプフロツプ２２９に蓄積される。これらの瞬時
は比較器１９での瞬時t3，t7…におけるｒとｓの
比較の結果がこの比較器の出力端子２７に生ずる
瞬時である。水平帰線消去期間ｘ＋１にはこの比
較の結果“１”信号が生じ、制御ループはロツク
されつつあり、瞬時t3およびt7においてrx＞sxで
ある。
信号ｕおよびｎをカウンタ入力回路２０１の出
力端子２３１および２１７からカウンタ２３７の
入力端子２３３および２３５に供給する。入力端
子２３３における信号ｕはカウンタ２３７がカウ
ントアツプするかまたはカウントダウンするかを
決定し、信号ｕが“１”の場合カウンタ２３７は
カウントダウンし、信号ｕが“０”の場合カウン
タ２３７はカウントアップする。カウンタ２３７
はその入力端子２３５における信号ｎが“１”の
場合だけカウントを行うことができる。入力端子
８２から供給されるクロツク信号として作動する
信号Ｄをカウンタ２３７の入力端子２３９に供給
し、かつカウンタ２３７の計数値をプリセツトメ
モリ２４３によつて決まる計数値ならしめる信号
をプリセツト信号入力端子２４１に供給する。
力端子２３１および２１７からカウンタ２３７の
入力端子２３３および２３５に供給する。入力端
子２３３における信号ｕはカウンタ２３７がカウ
ントアツプするかまたはカウントダウンするかを
決定し、信号ｕが“１”の場合カウンタ２３７は
カウントダウンし、信号ｕが“０”の場合カウン
タ２３７はカウントアップする。カウンタ２３７
はその入力端子２３５における信号ｎが“１”の
場合だけカウントを行うことができる。入力端子
８２から供給されるクロツク信号として作動する
信号Ｄをカウンタ２３７の入力端子２３９に供給
し、かつカウンタ２３７の計数値をプリセツトメ
モリ２４３によつて決まる計数値ならしめる信号
をプリセツト信号入力端子２４１に供給する。
カウンタ２３７の出力端子組２４５を閾回路２
２１の入力端子組２４７に接続し、この入力端子
組２４７はレベル選択回路２５１の入力端子組を
も構成する。
２１の入力端子組２４７に接続し、この入力端子
組２４７はレベル選択回路２５１の入力端子組を
も構成する。
レベル選択回路２５１は出力端子２５３，２５
５，２５７，２５９，２６１から信号ｔ，ｉ，
ｐ，k1，k2をそれぞれ送出する。レベル選択回路
２５１の出力端子２５３および２５７は閾回路２
２１の出力端子２１９および２２３にそれぞれ接
続する。レベル選択回路２５１の出力端子２５５
はＤフリツプフロツプ２６３の入力端子に接続
し、このＤフリツプフロツプには状態検出回路７
１の入力端子８４に接続した入力端子２６５から
回路Ａをクロツク信号として供給する。
５，２５７，２５９，２６１から信号ｔ，ｉ，
ｐ，k1，k2をそれぞれ送出する。レベル選択回路
２５１の出力端子２５３および２５７は閾回路２
２１の出力端子２１９および２２３にそれぞれ接
続する。レベル選択回路２５１の出力端子２５５
はＤフリツプフロツプ２６３の入力端子に接続
し、このＤフリツプフロツプには状態検出回路７
１の入力端子８４に接続した入力端子２６５から
回路Ａをクロツク信号として供給する。
レベル選択回路２５１の出力端子２５９および
２６１はJKフリツプフロツプ２６７のｊおよび
ｋ入力端子に接続し、このフリツプフロツプも閾
回路２２１の入力端子２６５から信号Ａをクロツ
ク信号として供給される。
２６１はJKフリツプフロツプ２６７のｊおよび
ｋ入力端子に接続し、このフリツプフロツプも閾
回路２２１の入力端子２６５から信号Ａをクロツ
ク信号として供給される。
フリツプフロツプ２６３の出力端子はカウンタ
２３７のプリセツト信号入力端子２４１および
ANDゲート２６９の一方の入力端子に接続し、
ANDゲート２６９の他方入力端には状検出回路
７１の入力端子１１５から信号ｈを供給する。
ANDゲート２６９の出力端子は２分の１割算器
２０８の入力端子に接続し、この割算器は切換信
号発生器として作動する。フリツプフロツプ２６
７の出力端子は状態検出回路７１の出力端子１０
７に接続され、カラーキラーおよび時定数切換信
号ｋを送出する。
２３７のプリセツト信号入力端子２４１および
ANDゲート２６９の一方の入力端子に接続し、
ANDゲート２６９の他方入力端には状検出回路
７１の入力端子１１５から信号ｈを供給する。
ANDゲート２６９の出力端子は２分の１割算器
２０８の入力端子に接続し、この割算器は切換信
号発生器として作動する。フリツプフロツプ２６
７の出力端子は状態検出回路７１の出力端子１０
７に接続され、カラーキラーおよび時定数切換信
号ｋを送出する。
カウンタ２３７の計数値に応じて、レベル選択
回路２５１の出力端子には次の信号が生じる。
回路２５１の出力端子には次の信号が生じる。
出力端子２５３：
ｔ＝０（最小計数値およびび最大計数値の間に
おいて） ｔ＝１（最小計数値または最大計数値になつた
場合） 出力端子２５５： ｉ＝０（最大計数値の約16分の１の計数値より
小さい場合） ｊ＝１（この計数値より大きい場合） 出力端子２５７： ｐ＝０（最大計数値の約４分の１の計数値より
小さい場合） ｐ＝１（この計数値より大きい場合） 出力端子２５９： k1＝０（最大計数値の約半分の計数値より小さ
い場合） k1＝１（この計数値より大きい場合） 出力端子２６１： k2＝０（最大計数値の約８分の５の計数値より
小さい場合） k2＝１（この計数値より大きい場合）。
おいて） ｔ＝１（最小計数値または最大計数値になつた
場合） 出力端子２５５： ｉ＝０（最大計数値の約16分の１の計数値より
小さい場合） ｊ＝１（この計数値より大きい場合） 出力端子２５７： ｐ＝０（最大計数値の約４分の１の計数値より
小さい場合） ｐ＝１（この計数値より大きい場合） 出力端子２５９： k1＝０（最大計数値の約半分の計数値より小さ
い場合） k1＝１（この計数値より大きい場合） 出力端子２６１： k2＝０（最大計数値の約８分の５の計数値より
小さい場合） k2＝１（この計数値より大きい場合）。
ｐの値が０から１に変化する際のカウンタ２３
７の計数値はプリセツトメモリ２４３に蓄積した
計数値に対応する。
７の計数値はプリセツトメモリ２４３に蓄積した
計数値に対応する。
更に、図示の回路の動作をORゲート２２７の
出力端子における信号について説明する。
出力端子における信号について説明する。
この信号は論理式p′t′e＋ｐ（c′＋ｔ＋b′）で表
わされる。
わされる。
カウンタ２３７は、カウンタ２１１の出力端子
２１７における信号ｎが値“１”を有する場合だ
け計数を行うことができる。
２１７における信号ｎが値“１”を有する場合だ
け計数を行うことができる。
Ｄフリツプフロツプ２２９の動作に応動して
ORゲート２２７の出力端子における信号はカウ
ンタ入力回路２０１の出力端子２３１に生ずる信
号ｕに変換され、この信号は次式 ｕ＝p′t′e＋ｐ（c′＋ｔ＋b′） で表わされる。
ORゲート２２７の出力端子における信号はカウ
ンタ入力回路２０１の出力端子２３１に生ずる信
号ｕに変換され、この信号は次式 ｕ＝p′t′e＋ｐ（c′＋ｔ＋b′） で表わされる。
カウンタ２３７はｕ＝０の場合カウントアップ
を行い、ｕ＝１の場合カウントダウンを行い、こ
れを次に示す。
を行い、ｕ＝１の場合カウントダウンを行い、こ
れを次に示す。
カウンタ２３７は次の場合にカウントダウンを行
う（ｕ＝１およびびｎ＝１） ｐ＝１および（c′＋ｔ＋b′）＝１の場合。
う（ｕ＝１およびびｎ＝１） ｐ＝１および（c′＋ｔ＋b′）＝１の場合。
従つてカウンタ２３７の計数値が大きく、かつ
制御ループがロツクされない状態にあるとき
（c′＝１）、 もしくはカウンタ２３７が最大計数値になつた
とき（ｔ＝１）、 もしくはバースト期間の若干後の時間に達する
とき（b′＝１）。
制御ループがロツクされない状態にあるとき
（c′＝１）、 もしくはカウンタ２３７が最大計数値になつた
とき（ｔ＝１）、 もしくはバースト期間の若干後の時間に達する
とき（b′＝１）。
これはカウンタ２３７の漏洩動作であり、カウ
ンタ２３７はバーストが消失した際大きい計数値
に維持されるのを防止するため、第１図のダイオ
ード５１および５３が遮断されたとき、積算器と
して作動する。
ンタ２３７はバーストが消失した際大きい計数値
に維持されるのを防止するため、第１図のダイオ
ード５１および５３が遮断されたとき、積算器と
して作動する。
またはｐ＝０およびｅ＝１およびｔ＝０の場合
従つてカウンタ２３７の計数値が小さく、かつ
２分の１割算器２０８のスイツチング状態が不適
正状態になり（ｅ＝１）かつ カウンタ２３７が未だ最大計数値になつていな
いとき（ｔ＝０）。
２分の１割算器２０８のスイツチング状態が不適
正状態になり（ｅ＝１）かつ カウンタ２３７が未だ最大計数値になつていな
いとき（ｔ＝０）。
カウンタ２３７は次の場合にカウントアツプを行
う（ｕ＝０およびｎ＝１）。
う（ｕ＝０およびｎ＝１）。
ｐ＝１および（c′＋ｔ＋b′）＝０の場合。
従つてカウンタ２３７の計数値が大きく、かつ
制御ループがロツクされた状態にあり（ｃ＝１従
つてc′＝０）、 カウンタ２３７が未だ最大計数値になつておら
ず（ｔ＝０）、 バーストが発生しているとき（b′＝０）。
制御ループがロツクされた状態にあり（ｃ＝１従
つてc′＝０）、 カウンタ２３７が未だ最大計数値になつておら
ず（ｔ＝０）、 バーストが発生しているとき（b′＝０）。
またはｐ＝０およびt′e＝０の場合。
従つてカウンタ２３７の計数値が小さく、かつ
カウンタ２３７が最小計数値になつたとき
（t′＝０）、 もしくは２分の１割算器２０８のスイツチング
状態が適正状態になつたとき（ｅ＝１）。
（t′＝０）、 もしくは２分の１割算器２０８のスイツチング
状態が適正状態になつたとき（ｅ＝１）。
上の説明から明らかなように、制御ループがロ
ツクされていない状態にありかつ２分の１割算器
２０８のスイツチング状態が不適正であるとき、
カウンタ２３７はその最小計数値となるまでカウ
ントダウンを行う。このカウントダウンに当り値
ｉを通過したときＤフリツプフロツプ２６３から
０が送出され、その結果ANDゲート２６９は作
動不能状態となる。これと同時にカウンタ２３７
の計数値はプリセツト入力端子２４１を介してプ
リセツト値に調整され、ｉの値を再び１にしかつ
ANDゲート２６９の出力を再び高レベルにする
ので、２分の１割算器２０８が再び状態を変化
し、適正スイツチング状態に設定される。次いで
閾値k2を通過し、JKフリツプフロツプ２６７の
状態が変化し、信号ｋが１となり、スイツチ１１
３により抵抗８５が短絡されるなくなるからカラ
ーキラー状態が除去され、制御ループの時定数が
増大する。そしてカウンタ２３７はその最大計数
値に向つて計数を続行する。
ツクされていない状態にありかつ２分の１割算器
２０８のスイツチング状態が不適正であるとき、
カウンタ２３７はその最小計数値となるまでカウ
ントダウンを行う。このカウントダウンに当り値
ｉを通過したときＤフリツプフロツプ２６３から
０が送出され、その結果ANDゲート２６９は作
動不能状態となる。これと同時にカウンタ２３７
の計数値はプリセツト入力端子２４１を介してプ
リセツト値に調整され、ｉの値を再び１にしかつ
ANDゲート２６９の出力を再び高レベルにする
ので、２分の１割算器２０８が再び状態を変化
し、適正スイツチング状態に設定される。次いで
閾値k2を通過し、JKフリツプフロツプ２６７の
状態が変化し、信号ｋが１となり、スイツチ１１
３により抵抗８５が短絡されるなくなるからカラ
ーキラー状態が除去され、制御ループの時定数が
増大する。そしてカウンタ２３７はその最大計数
値に向つて計数を続行する。
制御ループのクロツク状態が失われるかまたは
バーストがドロツプアウトした際カウンタ２３７
の計数値は再び減少し、閾値k1を通過したとき、
JKフリツプフロツプ２６７の状態が再び変化し、
従つて制御ループの時定数が再び減少し、カラー
キラー状態が回復する。
バーストがドロツプアウトした際カウンタ２３７
の計数値は再び減少し、閾値k1を通過したとき、
JKフリツプフロツプ２６７の状態が再び変化し、
従つて制御ループの時定数が再び減少し、カラー
キラー状態が回復する。
従つて状態検出回路７１は２つの機能を有し、
即ち制御ループの状態および２分の１割算器２０
８の状態を検出する機能を有し、これが積算器と
して作動する１個のカウンタ２３７によつて実現
されている。
即ち制御ループの状態および２分の１割算器２０
８の状態を検出する機能を有し、これが積算器と
して作動する１個のカウンタ２３７によつて実現
されている。
所要に応じ、例えばこれら２つの機能のそれぞ
れに対してカウンタの形態の積算器を使用できる
こと勿論である。その場合カラーキラー信号は積
算器の出力端子に接続したANDゲートから導出
することができる。
れに対してカウンタの形態の積算器を使用できる
こと勿論である。その場合カラーキラー信号は積
算器の出力端子に接続したANDゲートから導出
することができる。
更に、カウンタを含む異なる形式の積算器を使
用するか、またはカウンタを含まない積算器をカ
ウンタと共に使用することができる。
用するか、またはカウンタを含まない積算器をカ
ウンタと共に使用することができる。
所要に応じ状態検出回路７１は信号ｍに応動し
て入力端子８４に信号ＡおよびＤを作互に供給し
かつ入力端子８２に信号Ｄおよびｃを交互に供給
することにより各バーストに対して作動させるよ
うにすることができる。その場合信号ｍを供給さ
れるANDゲート２０５の入力端子を低レベルに
調整してANDゲート２０５が単にバツフアとし
て作動し、信号b′が信号ｇに等しくなるようにす
る。
て入力端子８４に信号ＡおよびＤを作互に供給し
かつ入力端子８２に信号Ｄおよびｃを交互に供給
することにより各バーストに対して作動させるよ
うにすることができる。その場合信号ｍを供給さ
れるANDゲート２０５の入力端子を低レベルに
調整してANDゲート２０５が単にバツフアとし
て作動し、信号b′が信号ｇに等しくなるようにす
る。
所要に応じ、状態検出回路の動作は、信号ｅが
プリセツトメモリ２１３のプリセツト値に影響を
及ぼすようにすることによつて改善することがで
きる。
プリセツトメモリ２１３のプリセツト値に影響を
及ぼすようにすることによつて改善することがで
きる。
制御ループが雑音に応動しないつうにするため
不等関係検出回路１５は水平帰線消去期間ｘにお
ける瞬時t1，t5…および水平帰線消去期間ｘ＋１
における瞬時t0＋t4…並に水平帰線消去期間ｘに
おける瞬時t3，t7…および水平帰線消去期間ｘ＋
１における瞬時t2，t6…に作動させるようにす
る。雑音に対する不感応性につき課せられる要件
が緩和された場合には、例えば水平帰線消去期間
ｘにおける瞬時t3，t7…および水平帰線消去期間
ｘ＋１における瞬時t2，t6…の不等関係検出動作
は省略することができる。
不等関係検出回路１５は水平帰線消去期間ｘにお
ける瞬時t1，t5…および水平帰線消去期間ｘ＋１
における瞬時t0＋t4…並に水平帰線消去期間ｘに
おける瞬時t3，t7…および水平帰線消去期間ｘ＋
１における瞬時t2，t6…に作動させるようにす
る。雑音に対する不感応性につき課せられる要件
が緩和された場合には、例えば水平帰線消去期間
ｘにおける瞬時t3，t7…および水平帰線消去期間
ｘ＋１における瞬時t2，t6…の不等関係検出動作
は省略することができる。
回路９５，９７，９９の雑音に対する不感応性
は、シユミツトトリガ回路に代えヒステリシスを
伴わない回路例えば比較器を使用し、Ｄフリツプ
フロツプ９９の出力信号を、付加的な排他的論理
和ゲートの入力端子に接続した入出力端子を有し
かつ信号g′をクロツク信号として供給される他の
Ｄフリツプフロツプに供給することによつて改善
することができる。その場合信号ｅは、信号g′を
クロツク信号として供給されるＤフリツプフロツ
プを介し、その入力端子を排他的論理和ゲート９
７および前記付加的な排他的論理和ゲートの出力
端子に接続したANDゲートから導出する。
は、シユミツトトリガ回路に代えヒステリシスを
伴わない回路例えば比較器を使用し、Ｄフリツプ
フロツプ９９の出力信号を、付加的な排他的論理
和ゲートの入力端子に接続した入出力端子を有し
かつ信号g′をクロツク信号として供給される他の
Ｄフリツプフロツプに供給することによつて改善
することができる。その場合信号ｅは、信号g′を
クロツク信号として供給されるＤフリツプフロツ
プを介し、その入力端子を排他的論理和ゲート９
７および前記付加的な排他的論理和ゲートの出力
端子に接続したANDゲートから導出する。
図示の回路を用いてNTSC方式の信号を処理す
る場合には、抵抗９２、コンデンサ９３、シユミ
ツトトリガ回路９５、フリツプフロツプ９９、排
他的論理和ゲート９７、ANDゲート２０３の入
力端子１０１従つてANDゲート２０３およびOR
ゲート２２７、２分の１割算器２０８および
ANDゲート２６９を省略する。更に状態検出回
路７１の入力端子１１５および出力端子６９も省
略する。そしてANDゲート２０５の入力ｍを低
レベルに調整して、ANDゲート２０５が単にバ
ツフアとして作動するようにする。その場合遅延
線２１の遅延時間はPAL方式の場合における信
号４ｆの周期の奇数倍に代え偶数倍に等しくする
必要がある。更に、ゲート５７，５９，６１，６
３，６５，６７を省略し、信号Ａを不等関係検出
回路１５の入力端子３７に供給し、信号２Ｂを入
力端子４７に供給し、信号ｃを状態検出回路７１
の入力端子８４に供給し、信号Ｂを入力端子８２
に供給するようにする。更に、信号ｉに代えて信
号P′をＤフリツプフロツプ２６３の入力端子に供
給するようにする。
る場合には、抵抗９２、コンデンサ９３、シユミ
ツトトリガ回路９５、フリツプフロツプ９９、排
他的論理和ゲート９７、ANDゲート２０３の入
力端子１０１従つてANDゲート２０３およびOR
ゲート２２７、２分の１割算器２０８および
ANDゲート２６９を省略する。更に状態検出回
路７１の入力端子１１５および出力端子６９も省
略する。そしてANDゲート２０５の入力ｍを低
レベルに調整して、ANDゲート２０５が単にバ
ツフアとして作動するようにする。その場合遅延
線２１の遅延時間はPAL方式の場合における信
号４ｆの周期の奇数倍に代え偶数倍に等しくする
必要がある。更に、ゲート５７，５９，６１，６
３，６５，６７を省略し、信号Ａを不等関係検出
回路１５の入力端子３７に供給し、信号２Ｂを入
力端子４７に供給し、信号ｃを状態検出回路７１
の入力端子８４に供給し、信号Ｂを入力端子８２
に供給するようにする。更に、信号ｉに代えて信
号P′をＤフリツプフロツプ２６３の入力端子に供
給するようにする。
第１図は本発明のデイジタル・カラーテレビジ
ヨン信号処理回路の実施例の回路図、第２図は第
１図の状態検出回路を詳細に示す回路図、第３図
は第１図の作動説明図である。 ３…Ａ／Ｄコンバータ、９…パルス発生器、１
５…不等関係検出回路、１９…比較器、２１…遅
延線、４３，４５…Ｄフリツプフロツプ、７１…
状態検出回路、９５…シユミツトトリガ回路、９
７…排他的論理和ゲート、９９…遅延回路、１０
９…カラーキラー信号出力端子、１１３…時定数
切換スイツチ、２０１…カウンタ入力回路、２０
８…２分の１割算器、２１１…カウンタ、２１３
…プリセツトメモリ、２２１…閾回路、２２９…
Ｄフリツプフロツプ、２３７…カウンタ、２４３
…プリセツトメモリ、２５１…レベル選択回路、
２６３…Ｄフリツプフロツプ、２６７…JKフリ
ツプフロツプ。
ヨン信号処理回路の実施例の回路図、第２図は第
１図の状態検出回路を詳細に示す回路図、第３図
は第１図の作動説明図である。 ３…Ａ／Ｄコンバータ、９…パルス発生器、１
５…不等関係検出回路、１９…比較器、２１…遅
延線、４３，４５…Ｄフリツプフロツプ、７１…
状態検出回路、９５…シユミツトトリガ回路、９
７…排他的論理和ゲート、９９…遅延回路、１０
９…カラーキラー信号出力端子、１１３…時定数
切換スイツチ、２０１…カウンタ入力回路、２０
８…２分の１割算器、２１１…カウンタ、２１３
…プリセツトメモリ、２２１…閾回路、２２９…
Ｄフリツプフロツプ、２３７…カウンタ、２４３
…プリセツトメモリ、２５１…レベル選択回路、
２６３…Ｄフリツプフロツプ、２６７…JKフリ
ツプフロツプ。
Claims (1)
- 【特許請求の範囲】 １ 色副搬送周波数の整数倍の周波数のパルス信
号を発生するパルス発生器によつて制御されるア
ナログ・デイジタル・コンバータと、アナログ・
デイジタル・コンバータの出力端子に結合した比
較回路とを備え、比較回路においてデイジタル・
バースト・サンプルを比較することによりパルス
発生器の位相制御ループに対する制御信号を発生
させるデイジタル・カラーテレビジヨン信号処理
回路において、比較すべきバースト・サンプル
を、パルス発生器が適正位相にある場合その入力
端子および出力端子におけるバースト・サンプル
間の差が零になる遅延時間を有する遅延回路の入
力端子および出力端子から導出し、前記比較回路
を不等関係検出回路とし、不等関係検出回路によ
り遅延回路の入力端子および出力端子におけるバ
ースト・サンプルの振幅値自体は考慮せず、これ
らバースト・サンプルの振幅値の不等関係を検出
し、不等関係が存在する場合検出した不等関係を
制御信号（９１における）に変換するよう構成し
たこと特徴とするデイジタル・カラーテレビジヨ
ン信号処理回路。 ２ 不等関係検出回路の出力端子２７に状態検出
回路７１を結合し、状態検出回路により状態制御
ループがロツクされた状態にあるか否かを検出
し、出力信号（１０７における）に応動して位相
制御ループ３，１５，９において時定数回路８
５，８７，８９，９０の切換１１３を行う特許請
求の範囲第１項記載のデイジタル・カラーテレビ
ジヨン信号処理回路。 ３ 状態検出回路７１がカラーキラー信号出力端
子１０９を有する特許請求の範囲第２項記載のデ
イジタル・カラーテレビジヨン信号処理回路。 ４ PAL方式のカラーテレビジヨン信号を処理
するため、状態検出回路７１の入力端子１０１
を、不等関係検出回路１５の出力端子５５におい
て２つの連続する水平走査期間に出ずる出力信号
を比較する比較回路９７，９９を介して不等関係
検出回路１５の出力端子５５に結合し、状態検出
回路７１が水平走査周波数の半分の周波数におい
て切換信号発生器２０８の適正スイツチング状態
を確立する回路２６３，２６９を備える特許請求
の範囲第１項または第２項記載のデイジタル・カ
ラーテレビジヨン信号処理回路。 ５ PAL方式のカラーテレビジヨン信号を処理
するため、遅延回路２１が色副搬送波周波数の４
倍の周波数４Ｆの周期の奇数倍の遅延を生ずる特
許請求の範囲第１乃至４項中のいずれか１項記載
のデイジタル・カラーテレビジヨン信号処理回
路。 ６ NTSC方式のカラーテレビジヨン信号を処理
するため、遅延回路２１が色副搬送波周波数の４
倍の周波数４ｆの周期の偶数倍の遅延を生ずる特
許請求の範囲第１乃至３項中のいずれか一項記載
のデイジタル・カラーテレビジヨン信号処理回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8200901 | 1982-03-05 | ||
| NL8200901A NL8200901A (nl) | 1982-03-05 | 1982-03-05 | Digitale kleurentelevisiesignaalverwerkingsschakeling. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58164391A JPS58164391A (ja) | 1983-09-29 |
| JPH0351160B2 true JPH0351160B2 (ja) | 1991-08-05 |
Family
ID=19839372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58035256A Granted JPS58164391A (ja) | 1982-03-05 | 1983-03-05 | デイジタル・カラ−テレビジヨン信号処理回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4514754A (ja) |
| EP (1) | EP0088464B1 (ja) |
| JP (1) | JPS58164391A (ja) |
| DE (1) | DE3360335D1 (ja) |
| NL (1) | NL8200901A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972814A (ja) * | 1982-10-20 | 1984-04-24 | Sanyo Electric Co Ltd | 遅延回路 |
| NL8204936A (nl) * | 1982-12-22 | 1984-07-16 | Philips Nv | Demodulatieschakeling voor een gedigitaliseerd chrominantiesignaal. |
| US4558348A (en) * | 1983-12-30 | 1985-12-10 | Rca Corporation | Digital video signal processing system using asynchronous a-to-d encoding |
| US4620219A (en) * | 1984-08-06 | 1986-10-28 | Rca Corporation | Apparatus for detecting a chrominance reference burst component to develop a burst gate pulse |
| NL8500735A (nl) * | 1985-03-14 | 1986-10-01 | Philips Nv | Systeem voor het regelsgewijs in een compressie-inrichting comprimeren van binaire data van een beeldveld, decompressie-inrichting voor gebruik in zo een systeem en afbeeldinrichting voorzien van zo een decompressie-inrichting. |
| JPH0537819A (ja) * | 1991-07-31 | 1993-02-12 | Matsushita Electric Ind Co Ltd | 振幅制御回路 |
| US7214142B2 (en) * | 2000-04-18 | 2007-05-08 | Acushnet Company | Composite metal wood club |
| US6990644B2 (en) * | 2002-04-18 | 2006-01-24 | International Business Machines Corporation | On chip timing adjustment in multi-channel fast data transfer |
| EP1947867A4 (en) * | 2005-10-11 | 2010-09-29 | Panasonic Corp | CHROMA KILLER DETECTION CIRCUIT |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923146B2 (ja) * | 1976-01-12 | 1984-05-31 | 日本電気株式会社 | 同期標本化装置 |
| JPS5317847A (en) * | 1976-08-03 | 1978-02-18 | Nissan Motor Co Ltd | System for controlling number of cylinders for supplying fuel thereto |
| US4122487A (en) * | 1977-01-28 | 1978-10-24 | Ampex Corporation | Precision phase controlled clock for sampling television signals |
| JPS5919668B2 (ja) * | 1978-11-24 | 1984-05-08 | 株式会社日立製作所 | クロツク安定化回路 |
| US4291332A (en) * | 1980-04-10 | 1981-09-22 | Tokyo Shibaura Denki Kabushiki Kaisha | Phase-locked circuit |
| JPS5715586A (en) * | 1980-07-02 | 1982-01-26 | Sony Corp | Code modulator for video signal |
-
1982
- 1982-03-05 NL NL8200901A patent/NL8200901A/nl not_active Application Discontinuation
-
1983
- 1983-02-23 EP EP83200274A patent/EP0088464B1/en not_active Expired
- 1983-02-23 DE DE8383200274T patent/DE3360335D1/de not_active Expired
- 1983-02-25 US US06/469,545 patent/US4514754A/en not_active Expired - Fee Related
- 1983-03-05 JP JP58035256A patent/JPS58164391A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4514754A (en) | 1985-04-30 |
| EP0088464B1 (en) | 1985-07-03 |
| NL8200901A (nl) | 1983-10-03 |
| EP0088464A1 (en) | 1983-09-14 |
| JPS58164391A (ja) | 1983-09-29 |
| DE3360335D1 (en) | 1985-08-08 |
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| JPH0351160B2 (ja) | ||
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