JPH0351310B2 - - Google Patents
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- Publication number
- JPH0351310B2 JPH0351310B2 JP62216666A JP21666687A JPH0351310B2 JP H0351310 B2 JPH0351310 B2 JP H0351310B2 JP 62216666 A JP62216666 A JP 62216666A JP 21666687 A JP21666687 A JP 21666687A JP H0351310 B2 JPH0351310 B2 JP H0351310B2
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- ion implantation
- insulating film
- polysilicon layer
- gate insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はバイポーラトランジスタとMOSトラ
ンジスタを１つの半導体基板上に形成する半導体
装置の製造方法に関し、特に高性能のバイポーラ
トランジスタと高性能のMOSトランジスタを同
時に形成するためのものである。
ンジスタを１つの半導体基板上に形成する半導体
装置の製造方法に関し、特に高性能のバイポーラ
トランジスタと高性能のMOSトランジスタを同
時に形成するためのものである。
（従来の技術）
従来、バイポーラトランジスタとCMOSトラ
ンジスタを１つの半導体基板上に形成する際に
は、バイポーラトランジスタの内部ベース領域は
CMOSのチヤネルイオン注入と同時に形成して
いる。
ンジスタを１つの半導体基板上に形成する際に
は、バイポーラトランジスタの内部ベース領域は
CMOSのチヤネルイオン注入と同時に形成して
いる。
（発明が解決しようとする問題点）
ところで微細MOSトランジスタを形成するた
めには、ゲート酸化膜の薄膜化が重要である。薄
膜ゲート酸化膜を形成し、信頼性の高いMOSキ
ヤパシタを形成するためには、ゲート酸化膜形成
後のイオン注入は不可能である。そのためダミー
ゲート酸化膜なるものをチヤネルイオン注入前に
形成して、チヤネルイオン注入を行なつた後、一
度ダミーゲート酸化膜を剥離後、更にもう一度ゲ
ート酸化膜を形成しなければならない。そのため
内部ベースイオン注入を従来と同様に行なうと、
２度目のゲート酸化膜形成時に、内部ベース幅
が、酸化による増速拡散（Oxidation enhanced
diffusion略してOED）により異常に広がつてし
まう。これによりバイポーラトランジスタの性能
は大きく劣化するものである。
めには、ゲート酸化膜の薄膜化が重要である。薄
膜ゲート酸化膜を形成し、信頼性の高いMOSキ
ヤパシタを形成するためには、ゲート酸化膜形成
後のイオン注入は不可能である。そのためダミー
ゲート酸化膜なるものをチヤネルイオン注入前に
形成して、チヤネルイオン注入を行なつた後、一
度ダミーゲート酸化膜を剥離後、更にもう一度ゲ
ート酸化膜を形成しなければならない。そのため
内部ベースイオン注入を従来と同様に行なうと、
２度目のゲート酸化膜形成時に、内部ベース幅
が、酸化による増速拡散（Oxidation enhanced
diffusion略してOED）により異常に広がつてし
まう。これによりバイポーラトランジスタの性能
は大きく劣化するものである。
本発明は上記実情に鑑みてなされたもので、信
頼性の高いMOSトランジスタと、性能の良いバ
イポーラトランジスタを同時に形成することを目
的とする。
頼性の高いMOSトランジスタと、性能の良いバ
イポーラトランジスタを同時に形成することを目
的とする。
［発明の構成］
（問題点を解決するための手段と作用）
本発明は、バイポーラトランジスタとMOSト
ランジスタを１つの半導体基板上に形成するに際
し、前記MOSトランジスタのチヤネルイオン注
入をダミーのゲート絶縁膜を介して行なう第１の
工程と、次にゲート絶縁膜を形成し前記バイポー
ラトランジスタの内部ベースのイオン注入を行な
う第２の工程とを具備したことを特徴とする。即
ち本発明は、従来技術で問題となるゲート絶縁膜
の信頼性を確保するため、チヤネルイオン注入は
ダミーゲート絶縁膜を介して行なう。一方、内部
ベースはOEDを防ぐため、ゲート絶縁膜（上記
ダミーではない）を形成した後、イオン注入で形
成する。またエミツタ抵抗を下げるためと、ゲー
トポリシリコン層の抵抗を下げるためとゲート酸
化膜の信頼性を向上させるため、始めにダミーの
ポリシリコン層を堆積し、これを介してエミツタ
上を開孔した後、エミツタ電極とゲートポリシリ
コンとして100〜1000Åのポリシリコン層を堆積
する。これを介してAsを加速電圧40〜100keV、
ドーズ量５〜10×1016cm-2で注入し、ポリシリコ
ン層／半導体界面の自然酸化膜を機械的に破壊す
る。更に950℃〜1100℃、10〜60秒の熱処理によ
り、自然酸化膜を熱的に破壊するものである。
ランジスタを１つの半導体基板上に形成するに際
し、前記MOSトランジスタのチヤネルイオン注
入をダミーのゲート絶縁膜を介して行なう第１の
工程と、次にゲート絶縁膜を形成し前記バイポー
ラトランジスタの内部ベースのイオン注入を行な
う第２の工程とを具備したことを特徴とする。即
ち本発明は、従来技術で問題となるゲート絶縁膜
の信頼性を確保するため、チヤネルイオン注入は
ダミーゲート絶縁膜を介して行なう。一方、内部
ベースはOEDを防ぐため、ゲート絶縁膜（上記
ダミーではない）を形成した後、イオン注入で形
成する。またエミツタ抵抗を下げるためと、ゲー
トポリシリコン層の抵抗を下げるためとゲート酸
化膜の信頼性を向上させるため、始めにダミーの
ポリシリコン層を堆積し、これを介してエミツタ
上を開孔した後、エミツタ電極とゲートポリシリ
コンとして100〜1000Åのポリシリコン層を堆積
する。これを介してAsを加速電圧40〜100keV、
ドーズ量５〜10×1016cm-2で注入し、ポリシリコ
ン層／半導体界面の自然酸化膜を機械的に破壊す
る。更に950℃〜1100℃、10〜60秒の熱処理によ
り、自然酸化膜を熱的に破壊するものである。
（実施例）
以下図面を参照して本発明の一実施例を説明す
る。まず第１図ａの如くＰ型（100）Si基板１に、
バイポーラトランジスタ用の埋め込み層２を形成
した後、Si基板１上にＮ型のエピタキシヤル層を
形成する。このエピタキシヤル層は、例えば不純
物としてＰ、濃度〜２×1016／cm3、厚み1.2μとす
る。次にCMOS及びバイポーラトランジスタの
素子分離用に、Ｐウエル４、Ｎウエル３を、各々
不純物B+、加速電圧100keV、ドーズ量６×1012
cm-2、及び不純物P+、加速電圧160keV、ドーズ
量５×1012cm-2のイオン注入で形成する。次に通
常のLOCOS法により、フイールド反転防止用の
イオン注入及びフイールド酸化膜７の形成を行な
う。次にダミー酸化膜８を、800℃、O2雰囲気中
で100Å形成する。次にチヤネルイオン注入を
NMOS、PMOS領域に行なう。つまりNMOSの
チヤネルイオン注入６については、不純物Ｂ、ド
ーズ量４×1012cm-2、加速電圧20keVで、PMOS
のチヤネルイオン注入５については、不純物Ｂ、
ドーズ量３×1012cm-2、加速電圧20keVと不純物
Ｐ、ドーズ量２×1012cm-2、加速電圧240keVの
条件で行なう。
る。まず第１図ａの如くＰ型（100）Si基板１に、
バイポーラトランジスタ用の埋め込み層２を形成
した後、Si基板１上にＮ型のエピタキシヤル層を
形成する。このエピタキシヤル層は、例えば不純
物としてＰ、濃度〜２×1016／cm3、厚み1.2μとす
る。次にCMOS及びバイポーラトランジスタの
素子分離用に、Ｐウエル４、Ｎウエル３を、各々
不純物B+、加速電圧100keV、ドーズ量６×1012
cm-2、及び不純物P+、加速電圧160keV、ドーズ
量５×1012cm-2のイオン注入で形成する。次に通
常のLOCOS法により、フイールド反転防止用の
イオン注入及びフイールド酸化膜７の形成を行な
う。次にダミー酸化膜８を、800℃、O2雰囲気中
で100Å形成する。次にチヤネルイオン注入を
NMOS、PMOS領域に行なう。つまりNMOSの
チヤネルイオン注入６については、不純物Ｂ、ド
ーズ量４×1012cm-2、加速電圧20keVで、PMOS
のチヤネルイオン注入５については、不純物Ｂ、
ドーズ量３×1012cm-2、加速電圧20keVと不純物
Ｐ、ドーズ量２×1012cm-2、加速電圧240keVの
条件で行なう。
次に第１図ｂの如く、ダミーゲート酸化膜８を
NH4Fにより剥離し、ゲート酸化膜９を、900℃、
「O2＋10％HCl」雰囲気中で150Å形成する。そ
して不純物BF2、加速電圧30keV、ドーズ量５×
1013cm-2の条件で、内部ベース１０を得るための
イオン注入を行なう。次にイオン注入でデイープ
N+領域１１を、不純物P+、加速電圧320keV、ド
ーズ量１×1016cm-2の条件で形成する。
NH4Fにより剥離し、ゲート酸化膜９を、900℃、
「O2＋10％HCl」雰囲気中で150Å形成する。そ
して不純物BF2、加速電圧30keV、ドーズ量５×
1013cm-2の条件で、内部ベース１０を得るための
イオン注入を行なう。次にイオン注入でデイープ
N+領域１１を、不純物P+、加速電圧320keV、ド
ーズ量１×1016cm-2の条件で形成する。
次に第１図ｃの如く、第１層目のゲートポリシ
リコン層１２を1500Å堆積する。
リコン層１２を1500Å堆積する。
次に第１図ｄの如く、エミツタ形成予定領域の
開孔１３を行なう。この時ポリシリコン層１２の
開孔RIE（リアクテイブ・イオン・エツチング）
であり、酸化膜９の開孔はNH4Fによる。次に
500Åの第２層目のゲートポリシリコン層１４を
堆積する。また次にAsを、加速電圧50keV、ド
ーズ量５×1015cm-2の条件でイオン注入する。次
にN2雰囲気中で1000℃、10秒のアニールを行な
う。１６はエミツタ領域である。
開孔１３を行なう。この時ポリシリコン層１２の
開孔RIE（リアクテイブ・イオン・エツチング）
であり、酸化膜９の開孔はNH4Fによる。次に
500Åの第２層目のゲートポリシリコン層１４を
堆積する。また次にAsを、加速電圧50keV、ド
ーズ量５×1015cm-2の条件でイオン注入する。次
にN2雰囲気中で1000℃、10秒のアニールを行な
う。１６はエミツタ領域である。
次に第１図ｅの如くゲート及びエミツタ部をパ
ターニングし、ＰチヤネルMOSFETのソース、
ドレイン１９を形成し、外部ベース２０を、不純
物BF2 +、加速電圧50keV、ドーズ量５×1015cm-2
のイオン注入条件で形成し、LDD型NMOSトラ
ンジスタ形成のために、不純物Ｐ、加速電圧
60keV、ドーズ量４×1013cm-2の条件でN-イオン
注入を行ない、N-層１７を形成し、900℃、O2
雰囲気で30分間後酸化する。次にLDD型トラン
ジスタ形成のためにCVD−SiO2膜を2000Å堆積
し、LDD側壁２１を形成する。次にＮチヤネル
トランジスタに、不純物As、加速電圧60keV、
ドーズ量５×1015cm-2の条件でイオン注入して
N+層１８を形成し、その後900℃、O2雰囲気中
で30分間後酸化する。次に層間膜のCVD−SiO2
とBPSG膜２２を堆積し、コンタクト孔を開け、
Al配線層２３を形成する。
ターニングし、ＰチヤネルMOSFETのソース、
ドレイン１９を形成し、外部ベース２０を、不純
物BF2 +、加速電圧50keV、ドーズ量５×1015cm-2
のイオン注入条件で形成し、LDD型NMOSトラ
ンジスタ形成のために、不純物Ｐ、加速電圧
60keV、ドーズ量４×1013cm-2の条件でN-イオン
注入を行ない、N-層１７を形成し、900℃、O2
雰囲気で30分間後酸化する。次にLDD型トラン
ジスタ形成のためにCVD−SiO2膜を2000Å堆積
し、LDD側壁２１を形成する。次にＮチヤネル
トランジスタに、不純物As、加速電圧60keV、
ドーズ量５×1015cm-2の条件でイオン注入して
N+層１８を形成し、その後900℃、O2雰囲気中
で30分間後酸化する。次に層間膜のCVD−SiO2
とBPSG膜２２を堆積し、コンタクト孔を開け、
Al配線層２３を形成する。
本発明により、従来技術ではhFEが100、エミツ
タ抵抗が1kΩのトランジスタしか形成できなか
つたものが、hFEが200、エミツタ抵抗が100Ωの
トランジスタをCMOSトランジスタと同時に形
成できた。
タ抵抗が1kΩのトランジスタしか形成できなか
つたものが、hFEが200、エミツタ抵抗が100Ωの
トランジスタをCMOSトランジスタと同時に形
成できた。
又、本実施例ではゲート及びエミツタ電極にポ
リSiのみを用いたが、これをシリサイド／ポリシ
リコンの２層構造にしてももちろん良い。
リSiのみを用いたが、これをシリサイド／ポリシ
リコンの２層構造にしてももちろん良い。
［発明の効果］
以上説明した如く本発明によれば、ダミーゲー
ト絶縁膜と他のゲート絶縁膜を用いてチヤネルイ
オン注入と内部ベースを形成しているため、内部
ベースのOEDを防止でき、また特性のよいエミ
ツタが形成できるものである。
ト絶縁膜と他のゲート絶縁膜を用いてチヤネルイ
オン注入と内部ベースを形成しているため、内部
ベースのOEDを防止でき、また特性のよいエミ
ツタが形成できるものである。
第１図は本発明の一実施例の工程図である。
１……Ｐ型Si基板、２……埋め込み層、３……
Ｎウエル、４……Ｐウエル、５……Ｐチヤネルイ
オン注入、６……Ｎチヤネルイオン注入、７……
フイールド酸化膜、８……ダミーゲート酸化膜、
９……ゲート酸化膜、１０……内部ベース、１１
……デイープN+層、１２，１４……ゲートポリ
シリコン層、１６……エミツタ領域、１７……
LDD N-層、１８……N+層、１９……P+層、２
０……外部ベース、２１……LDD側壁、２２…
…CVD／BPSG膜、２３……Al・Si・Cu合金層。
Ｎウエル、４……Ｐウエル、５……Ｐチヤネルイ
オン注入、６……Ｎチヤネルイオン注入、７……
フイールド酸化膜、８……ダミーゲート酸化膜、
９……ゲート酸化膜、１０……内部ベース、１１
……デイープN+層、１２，１４……ゲートポリ
シリコン層、１６……エミツタ領域、１７……
LDD N-層、１８……N+層、１９……P+層、２
０……外部ベース、２１……LDD側壁、２２…
…CVD／BPSG膜、２３……Al・Si・Cu合金層。
Claims (1)
- 【特許請求の範囲】 １ バイポーラトランジスタとMOSトランジス
タを１つの半導体基板上に形成するに際し、前記
MOSトランジスタのチヤネルイオン注入をダミ
ーのゲート絶縁膜を介して行なう第１の工程と、
次にゲート絶縁膜を形成後前記バイポーラトラン
ジスタの内部ベースのイオン注入を行なう第２の
工程とを具備したことを特徴とする半導体装置の
製造方法。 ２ 前記バイポーラトランジスタのエミツタ電極
を形成するに際し、前記第２の工程でのゲート絶
縁膜上に500〜2000Åの１層目のポリシリコン層
を堆積し、エミツタコンタクト孔の開孔時に前記
ポリシリコン層も同時にエツチングし、エミツタ
コンタクト孔の開孔後100〜1000Åの２層目のポ
リシリコン層を堆積し、このポリシリコン層から
加速電圧40〜100keV、ドーズ量５〜10×1016cm
-2のAsイオン注入を行なうことによりエミツタ
電極を形成し、前記ゲート絶縁膜を保護すると同
時にエミツタ抵抗を下げることを特徴とする特許
請求の範囲第１項に記載の半導体装置の製造方
法。 ３ 前記エミツタ電極形成後950〜1100℃、10〜
60秒の熱処理により、エミツタ抵抗を低減するこ
とを特徴とする特許請求の範囲第１項または第２
項に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62216666A JPS6459849A (en) | 1987-08-31 | 1987-08-31 | Manufacture of semiconductor device |
| US07/211,010 US4931407A (en) | 1987-06-25 | 1988-06-24 | Method for manufacturing integrated bipolar and MOS transistors |
| EP88110143A EP0296627A3 (en) | 1987-06-25 | 1988-06-24 | Method for manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62216666A JPS6459849A (en) | 1987-08-31 | 1987-08-31 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6459849A JPS6459849A (en) | 1989-03-07 |
| JPH0351310B2 true JPH0351310B2 (ja) | 1991-08-06 |
Family
ID=16692023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62216666A Granted JPS6459849A (en) | 1987-06-25 | 1987-08-31 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6459849A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05145025A (ja) * | 1991-11-20 | 1993-06-11 | Nec Corp | 半導体装置の製造方法 |
| US9478534B2 (en) | 2013-10-08 | 2016-10-25 | Globalfoundries Inc. | Lateral BiCMOS replacement metal gate |
-
1987
- 1987-08-31 JP JP62216666A patent/JPS6459849A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6459849A (en) | 1989-03-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |