JPH05226593A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05226593A JPH05226593A JP4024220A JP2422092A JPH05226593A JP H05226593 A JPH05226593 A JP H05226593A JP 4024220 A JP4024220 A JP 4024220A JP 2422092 A JP2422092 A JP 2422092A JP H05226593 A JPH05226593 A JP H05226593A
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- gate electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明はＣＭＯＳ素子の性能向上を目的とす
る。 【構成】 Ｎ型ゲート電極のアニールをＰ型ゲート電極
のアニールより長く行う事により、Ｎ型ゲート電極への
不純物拡散を長くして、Ｐ型、Ｎ型両イオンの拡散係数
の差を補う。 【効果】 上記の方法により、ゲート電極中の不純物拡
散をＰ型、Ｎ型共に充分に行うことができるため、ゲー
ト電極中の抵抗が下げられ、素子の性能劣化を抑制でき
る。
る。 【構成】 Ｎ型ゲート電極のアニールをＰ型ゲート電極
のアニールより長く行う事により、Ｎ型ゲート電極への
不純物拡散を長くして、Ｐ型、Ｎ型両イオンの拡散係数
の差を補う。 【効果】 上記の方法により、ゲート電極中の不純物拡
散をＰ型、Ｎ型共に充分に行うことができるため、ゲー
ト電極中の抵抗が下げられ、素子の性能劣化を抑制でき
る。
Description
【０００１】
【産業上の利用分野】この技術は半導体装置、特に微細
かつ高性能なＣＭＯＳの製造方法に関する。
かつ高性能なＣＭＯＳの製造方法に関する。
【０００２】
【従来の技術】近年、半導体技術の発展に伴って、素子
の微細化、高集積化が進められている。素子の微細化が
進められてくると、トランジスタの短チャネル化に伴う
しきい値電圧の低下が激しくなることは良く知られてい
る。特に、埋め込み導電型のＭＩＳトランジスタではチ
ャネルが半導体装置表面から少し内部に入ったところに
形成されるため、ゲートバイアスによるドレイン電流の
制御性が悪く、短チャネル効果が顕著となる。一方、表
面導電型ではチャネルがゲート絶縁膜と半導体の界面に
近接して形成されているため、ゲートバイアスによるド
レイン電流の制御性は埋め込み導電型よりも改善され
る。Ｎチャネル素子、およびＰチャネル素子のＣＭＯＳ
構造で、表面導電型のノーマリーオフのトランジスタを
得るためには、Ｎチャネル素子に対してはＮ型多結晶シ
リコンゲートを用い、Ｐチャネル素子に対してはＰ型多
結晶シリコンゲートを用いる方法が良く用いられてい
る。このような半導体装置におけるゲート電極の形成方
法の例を図７、図８に示す。まず例えばシリコン基板１
にＰ型およびＮ型ウエル領域２、３を形成した後に素子
分離用絶縁膜４を通常用いられている例えば選択酸化法
により形成して、トランジスタの形成予定領域を形成す
る。その後、ゲート絶縁膜５をＰ型およびＮ型ウエル領
域２、３上に形成する。そして、ゲート絶縁膜５上にト
ランジスタのゲート電極６ａ，６ｂを形成する（図
７）。次にチャネルと同タイプのイオン種をゲート電極
およびゲート電極の両側のＰ型またはＮ型ウエル領域上
に自己整合的にイオン注入して熱拡散させ、ソース領域
及びドレイン領域となる拡散層７ａ，７ｂおよび８ａ，
８ｂを形成する（図８）。この後は、通常用いられてい
るＦＥＴのプロセスを経て、ＣＭＯＳ構造のＮチャネル
素子、およびＰチャネル素子で表面導電型の半導体装置
が完成する。
の微細化、高集積化が進められている。素子の微細化が
進められてくると、トランジスタの短チャネル化に伴う
しきい値電圧の低下が激しくなることは良く知られてい
る。特に、埋め込み導電型のＭＩＳトランジスタではチ
ャネルが半導体装置表面から少し内部に入ったところに
形成されるため、ゲートバイアスによるドレイン電流の
制御性が悪く、短チャネル効果が顕著となる。一方、表
面導電型ではチャネルがゲート絶縁膜と半導体の界面に
近接して形成されているため、ゲートバイアスによるド
レイン電流の制御性は埋め込み導電型よりも改善され
る。Ｎチャネル素子、およびＰチャネル素子のＣＭＯＳ
構造で、表面導電型のノーマリーオフのトランジスタを
得るためには、Ｎチャネル素子に対してはＮ型多結晶シ
リコンゲートを用い、Ｐチャネル素子に対してはＰ型多
結晶シリコンゲートを用いる方法が良く用いられてい
る。このような半導体装置におけるゲート電極の形成方
法の例を図７、図８に示す。まず例えばシリコン基板１
にＰ型およびＮ型ウエル領域２、３を形成した後に素子
分離用絶縁膜４を通常用いられている例えば選択酸化法
により形成して、トランジスタの形成予定領域を形成す
る。その後、ゲート絶縁膜５をＰ型およびＮ型ウエル領
域２、３上に形成する。そして、ゲート絶縁膜５上にト
ランジスタのゲート電極６ａ，６ｂを形成する（図
７）。次にチャネルと同タイプのイオン種をゲート電極
およびゲート電極の両側のＰ型またはＮ型ウエル領域上
に自己整合的にイオン注入して熱拡散させ、ソース領域
及びドレイン領域となる拡散層７ａ，７ｂおよび８ａ，
８ｂを形成する（図８）。この後は、通常用いられてい
るＦＥＴのプロセスを経て、ＣＭＯＳ構造のＮチャネル
素子、およびＰチャネル素子で表面導電型の半導体装置
が完成する。
【０００３】
【発明が解決しようとする課題】通常、短チャネル効果
およびパンチスルー耐性の低下を防ぐため、拡散層の深
さは浅くする必要があるが、上述したような形成方法に
おいては、図８の工程において、Ｐチャネル素子のゲー
ト電極中にイオン注入したボロンは拡散係数が大きいた
め、半導体基板表面まで拡散して素子特性を大きく変動
させることになる。これを防ぐにはイオン注入後の拡散
を極力抑えることになるが、Ｎチャネル素子のゲート電
極中にイオン注入するヒ素あるいはリンはボロンに比べ
拡散係数が小さいため、充分に拡散されず、ゲート電極
中の抵抗が上昇し、Ｎ型素子の駆動力の劣化を招くこと
になる。
およびパンチスルー耐性の低下を防ぐため、拡散層の深
さは浅くする必要があるが、上述したような形成方法に
おいては、図８の工程において、Ｐチャネル素子のゲー
ト電極中にイオン注入したボロンは拡散係数が大きいた
め、半導体基板表面まで拡散して素子特性を大きく変動
させることになる。これを防ぐにはイオン注入後の拡散
を極力抑えることになるが、Ｎチャネル素子のゲート電
極中にイオン注入するヒ素あるいはリンはボロンに比べ
拡散係数が小さいため、充分に拡散されず、ゲート電極
中の抵抗が上昇し、Ｎ型素子の駆動力の劣化を招くこと
になる。
【０００４】本発明は上記事情に鑑みてなされたもの
で、その目的とするところは、各ゲート電極中に不純物
を充分に拡散し、トランジスタの駆動力を向上させるこ
とができる半導体装置の製造方法を提供することにあ
る。
で、その目的とするところは、各ゲート電極中に不純物
を充分に拡散し、トランジスタの駆動力を向上させるこ
とができる半導体装置の製造方法を提供することにあ
る。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に本発明では、Ｎ型の不純物を導入したゲート電極のア
ニール時間がＰ型の不純物を導入したゲート電極のアニ
ール時間より長くなるようにしたことを特徴とする。
に本発明では、Ｎ型の不純物を導入したゲート電極のア
ニール時間がＰ型の不純物を導入したゲート電極のアニ
ール時間より長くなるようにしたことを特徴とする。
【０００６】
【作用】上記のように、Ｐ型よりもＮ型のゲート電極の
アニールを長く行うことによって、Ｎ型，Ｐ型両イオン
の拡散係数の差を補い、ゲート電極中の不純物の導入を
Ｎ型、Ｐ型共に充分行うことができる。
アニールを長く行うことによって、Ｎ型，Ｐ型両イオン
の拡散係数の差を補い、ゲート電極中の不純物の導入を
Ｎ型、Ｐ型共に充分行うことができる。
【０００７】
【実施例】（実施例１）以下、本発明の実施例を図面を
参照しながら説明する。図１〜図４はこの発明の実施例
に係わる半導体装置の製造方法を示す工程図である。
参照しながら説明する。図１〜図４はこの発明の実施例
に係わる半導体装置の製造方法を示す工程図である。
【０００８】まず、シリコン基板１１上にＰ型およびＮ
型ウエル領域１２、１３を形成した後、例えば選択酸化
法により、１０００℃で、素子分離用絶縁膜１４を７０
０ｎｍの厚さに形成する。その後、表面をＨＣｌとＯ2
の雰囲気中、およそ７５０℃で熱酸化して、ゲート絶縁
膜となるシリコン酸化膜１５を１０ｎｍの厚さに形成し
た後、全面に例えば減圧ＣＶＤ法により、ＳｉＨ4 の雰
囲気で、ゲート電極となる多結晶シリコン膜１７を２０
０ｎｍの厚さに堆積形成する。次にレジストを塗布し、
露光、現像を行って、Ｎ型ＭＯＳＦＥＴの形成予定領域
以外の領域にレジストパターン１６を形成する（図
１）。次に、例えばＮ型の不純物となるヒ素を、レジス
トパターン１６をマスクとしてＮ型ＭＯＳＦＥＴ側の多
結晶シリコン膜１７に、注入エネルギー３０ＫｅＶ、注
入量５×１０15ｃｍ-2の条件下で、イオン注入した後、
例えばラピッドサーマルアニール技術を用いて、タング
ステンのフィラメントを用いたランプで短時間照射し、
１０００℃で、２０秒程度、アニールを行う。このとき
の温度１０００℃は、短時間で不純物を活性化するのに
充分な温度であり、しかもアニール時間は２０秒程度と
短いため、不純物の深さ方向への拡散を防ぐことができ
る。
型ウエル領域１２、１３を形成した後、例えば選択酸化
法により、１０００℃で、素子分離用絶縁膜１４を７０
０ｎｍの厚さに形成する。その後、表面をＨＣｌとＯ2
の雰囲気中、およそ７５０℃で熱酸化して、ゲート絶縁
膜となるシリコン酸化膜１５を１０ｎｍの厚さに形成し
た後、全面に例えば減圧ＣＶＤ法により、ＳｉＨ4 の雰
囲気で、ゲート電極となる多結晶シリコン膜１７を２０
０ｎｍの厚さに堆積形成する。次にレジストを塗布し、
露光、現像を行って、Ｎ型ＭＯＳＦＥＴの形成予定領域
以外の領域にレジストパターン１６を形成する（図
１）。次に、例えばＮ型の不純物となるヒ素を、レジス
トパターン１６をマスクとしてＮ型ＭＯＳＦＥＴ側の多
結晶シリコン膜１７に、注入エネルギー３０ＫｅＶ、注
入量５×１０15ｃｍ-2の条件下で、イオン注入した後、
例えばラピッドサーマルアニール技術を用いて、タング
ステンのフィラメントを用いたランプで短時間照射し、
１０００℃で、２０秒程度、アニールを行う。このとき
の温度１０００℃は、短時間で不純物を活性化するのに
充分な温度であり、しかもアニール時間は２０秒程度と
短いため、不純物の深さ方向への拡散を防ぐことができ
る。
【０００９】また、このＮ型ＭＯＳＦＥＴの形成予定領
域へのＮ型の不純物の導入方法としては、リン拡散も考
えられる。この場合、図１におけるレジスト層１６に替
えて、リン拡散の際の導入ガスであるＰＯＣｌ3 耐性の
強い窒化膜を用いる。窒化膜はＳｉＨ2 Ｃｌ2 とＮＨ3
の混合比が１：１の混合ガス中で、０．６Ｔｏｒｒ，７
００℃の条件下で、１０ｎｍの厚さに形成する。パター
ニングにより、窒化膜がＰ型ＭＯＳＦＥＴ形成予定領域
にのみ残るように形成した後、ＰＯＣｌ3 雰囲気中、８
５０℃に加熱してリン拡散を行う。
域へのＮ型の不純物の導入方法としては、リン拡散も考
えられる。この場合、図１におけるレジスト層１６に替
えて、リン拡散の際の導入ガスであるＰＯＣｌ3 耐性の
強い窒化膜を用いる。窒化膜はＳｉＨ2 Ｃｌ2 とＮＨ3
の混合比が１：１の混合ガス中で、０．６Ｔｏｒｒ，７
００℃の条件下で、１０ｎｍの厚さに形成する。パター
ニングにより、窒化膜がＰ型ＭＯＳＦＥＴ形成予定領域
にのみ残るように形成した後、ＰＯＣｌ3 雰囲気中、８
５０℃に加熱してリン拡散を行う。
【００１０】これらの工程により、Ｎ型ゲート電極は、
そのゲート絶縁膜との界面付近の不純物濃度が２×１０
20ｃｍ-3程度となるように形成される。次に、レジスト
膜または、窒化膜をＣＤＥ（ケミカルドライエッチン
グ）によって除去し、多結晶シリコン層１７ａ，１７ｂ
をパターニングしてそれぞれのＦＥＴのゲート電極を形
成する（図２）。
そのゲート絶縁膜との界面付近の不純物濃度が２×１０
20ｃｍ-3程度となるように形成される。次に、レジスト
膜または、窒化膜をＣＤＥ（ケミカルドライエッチン
グ）によって除去し、多結晶シリコン層１７ａ，１７ｂ
をパターニングしてそれぞれのＦＥＴのゲート電極を形
成する（図２）。
【００１１】次に、ＭＯＳＦＥＴのチャネルと同タイプ
のイオン種をゲート電極及びゲート電極の両側のＰ型及
びＮ型ウエル層に、自己整合的にイオン注入して拡散さ
せ、ソース領域およびドレイン領域となるＮ型拡散層１
８ａ，１８ｂ、Ｐ型拡散層１９ａ，１９ｂを形成する
（図３）。イオン注入の条件はＮ型領域では例えばヒ素
を用い、注入エネルギー３０ＫｅＶ，注入量５×１０15
ｃｍ-2、Ｐ型領域ではボロンを用い、注入エネルギー１
５ＫｅＶ、注入量２×１０15ｃｍ-2とした。
のイオン種をゲート電極及びゲート電極の両側のＰ型及
びＮ型ウエル層に、自己整合的にイオン注入して拡散さ
せ、ソース領域およびドレイン領域となるＮ型拡散層１
８ａ，１８ｂ、Ｐ型拡散層１９ａ，１９ｂを形成する
（図３）。イオン注入の条件はＮ型領域では例えばヒ素
を用い、注入エネルギー３０ＫｅＶ，注入量５×１０15
ｃｍ-2、Ｐ型領域ではボロンを用い、注入エネルギー１
５ＫｅＶ、注入量２×１０15ｃｍ-2とした。
【００１２】この後、初めにＮ型ＭＯＳＦＥＴ形成予定
領域に行った時と同様に、ラピッドサーマルアニール法
を用いて、１０００℃、２０秒で、ゲート電極１７ａ，
１７ｂ，拡散層１８ａ，１８ｂ，１９ａ，１９ｂをアニ
ールした。
領域に行った時と同様に、ラピッドサーマルアニール法
を用いて、１０００℃、２０秒で、ゲート電極１７ａ，
１７ｂ，拡散層１８ａ，１８ｂ，１９ａ，１９ｂをアニ
ールした。
【００１３】ここで、図示はしていないが、図２と図３
の間で、Ｐ型ＭＯＳＦＥＴ形成領域上にレジスト層を形
成し、Ｎ型ＭＯＳＦＥＴ形成領域に、Ｎ型素子、例えば
ヒ素を注入し、次にＰ型ＭＯＳＦＥＴ形成領域上のレジ
スト層をＣＤＥにより除去した後、Ｎ型ＭＯＳＦＥＴ形
成領域上にレジスト層を形成し、Ｐ型ＭＯＳＦＥＴ形成
領域にＰ型素子、例えばボロンを注入した後、全領域に
不純物が注入された状態で、ラピッドサーマルアニール
法を用いて、１０００℃、２０秒で、アニールを行って
いる。
の間で、Ｐ型ＭＯＳＦＥＴ形成領域上にレジスト層を形
成し、Ｎ型ＭＯＳＦＥＴ形成領域に、Ｎ型素子、例えば
ヒ素を注入し、次にＰ型ＭＯＳＦＥＴ形成領域上のレジ
スト層をＣＤＥにより除去した後、Ｎ型ＭＯＳＦＥＴ形
成領域上にレジスト層を形成し、Ｐ型ＭＯＳＦＥＴ形成
領域にＰ型素子、例えばボロンを注入した後、全領域に
不純物が注入された状態で、ラピッドサーマルアニール
法を用いて、１０００℃、２０秒で、アニールを行って
いる。
【００１４】以上の工程により、Ｎ型ゲート電極、Ｐ型
ゲート電極のゲート絶縁膜との界面付近の不純物濃度
は、それぞれ、２〜３×１０20ｃｍ-3、１×１０20ｃｍ
-3程度となる。さらに、ゲート絶縁膜下のチャネル層の
不純物濃度が１×１０17ｃｍ-3より大きくなると、ゲー
ト電極に電圧をかけない状態でチャネル層に電流が流れ
てしまい、ドレイン電流の制御がしにくくなるが、この
方法を用いることにより、拡散係数の大きいボロンのゲ
ート電極下のゲート絶縁膜への拡散を防ぐ事ができ、Ｐ
型、Ｎ型共にチャネル層の不純物濃度を１×１０17ｃｍ
-3以下に保つことができる。また、Ｎ型、Ｐ型各々の拡
散層の深さは０．１μｍ程度と充分浅く形成することが
でき、Ｎ型拡散層の不純物濃度は２×１０20ｃｍ-3、Ｐ
型拡散層の不純物濃度は５×１０20ｃｍ-3程度となる。
ゲート電極のゲート絶縁膜との界面付近の不純物濃度
は、それぞれ、２〜３×１０20ｃｍ-3、１×１０20ｃｍ
-3程度となる。さらに、ゲート絶縁膜下のチャネル層の
不純物濃度が１×１０17ｃｍ-3より大きくなると、ゲー
ト電極に電圧をかけない状態でチャネル層に電流が流れ
てしまい、ドレイン電流の制御がしにくくなるが、この
方法を用いることにより、拡散係数の大きいボロンのゲ
ート電極下のゲート絶縁膜への拡散を防ぐ事ができ、Ｐ
型、Ｎ型共にチャネル層の不純物濃度を１×１０17ｃｍ
-3以下に保つことができる。また、Ｎ型、Ｐ型各々の拡
散層の深さは０．１μｍ程度と充分浅く形成することが
でき、Ｎ型拡散層の不純物濃度は２×１０20ｃｍ-3、Ｐ
型拡散層の不純物濃度は５×１０20ｃｍ-3程度となる。
【００１５】この後、全面にシリコン酸化膜などの層間
絶縁膜２０をＣＶＤ法により堆積形成し、この層間絶縁
膜に拡散層及びゲート電極に達するコンタクトホールを
開け電極配線２１を形成する（図４）。これによって、
Ｎ型、Ｐ型共に、ゲート電極中への不純物拡散が充分に
行われたＦＥＴが完成する。
絶縁膜２０をＣＶＤ法により堆積形成し、この層間絶縁
膜に拡散層及びゲート電極に達するコンタクトホールを
開け電極配線２１を形成する（図４）。これによって、
Ｎ型、Ｐ型共に、ゲート電極中への不純物拡散が充分に
行われたＦＥＴが完成する。
【００１６】以上、述べてきたように、ＣＭＯＳ構造に
おいて、Ｐ型よりもＮ型のゲート電極への不純物拡散を
長く行う事により、Ｎ型、Ｐ型両イオンの拡散係数の差
を補い、双方の不純物の導入を充分に行うことが可能と
なり、素子性能の劣化を避けることができる。 （実施例２）実施例１と同様に、Ｎ型領域のゲート電極
に余分に不純物拡散を行う他の実施例を以下に説明す
る。
おいて、Ｐ型よりもＮ型のゲート電極への不純物拡散を
長く行う事により、Ｎ型、Ｐ型両イオンの拡散係数の差
を補い、双方の不純物の導入を充分に行うことが可能と
なり、素子性能の劣化を避けることができる。 （実施例２）実施例１と同様に、Ｎ型領域のゲート電極
に余分に不純物拡散を行う他の実施例を以下に説明す
る。
【００１７】この方法では、最初にＮ型領域以外の領域
にレジスト層を形成する必要は無く図１の工程でレジス
トパターン１６の形成は省かれる。即ち、実施例１と同
様にシリコン基板上にＰ型及びＮ型ウエル層１２、１３
を形成した後、素子分離用絶縁膜１４、酸化膜１５、多
結晶シリコン膜１７を形成し、パターニングによりＰ
型、Ｎ型ゲート電極１７ａ，１７ｂを形成する（図
２）。
にレジスト層を形成する必要は無く図１の工程でレジス
トパターン１６の形成は省かれる。即ち、実施例１と同
様にシリコン基板上にＰ型及びＮ型ウエル層１２、１３
を形成した後、素子分離用絶縁膜１４、酸化膜１５、多
結晶シリコン膜１７を形成し、パターニングによりＰ
型、Ｎ型ゲート電極１７ａ，１７ｂを形成する（図
２）。
【００１８】ここで、実施例２では、Ｐ型ＭＯＳＦＥＴ
形成領域上にレジスト層５１が形成された状態で（図
５）、レジストパターン５１をマスクとして、Ｎ型ＭＯ
ＳＦＥＴ形成領域のゲート電極にＮ型不純物、ヒ素を注
入エネルギー３０ＫｅＶ、注入量５×１０15ｃｍ-2程度
で注入した後、ラピッドサーマルアニール法を用いて、
１１０００℃、２０秒で、Ｎ型ＭＯＳＦＥＴ形成領域の
ゲート電極のアニールを行う。次に、再度、Ｎ型ＭＯＳ
ＦＥＴ形成領域に、ヒ素を注入エネルギー３０ＫｅＶ、
注入量５×１０15ｃｍ-2で注入し、Ｐ型ＭＯＳＦＥＴ形
成領域上のレジスト層５１をＣＤＥにより除去した後、
Ｎ型ＭＯＳＦＥＴ形成領域上にレジスト層６１を形成
し、これをマスクとして、Ｐ型ＭＯＳＦＥＴ形成領域の
ゲート電極、ソース、ドレインにＰ型不純物、例えばボ
ロンを注入エネルギー１５ＫｅＶ、注入量２×１０15ｃ
ｍ-2程度に注入する（図６）。この後、Ｎ型ＭＯＳＦＥ
Ｔ形成領域上のレジスト層６１をＣＤＥにより除去し、
ラピッドサーマルアニール法を用いて、１０００℃、２
０秒で、アニールを行い、不純物拡散を行い、先述図３
の構造を得る。
形成領域上にレジスト層５１が形成された状態で（図
５）、レジストパターン５１をマスクとして、Ｎ型ＭＯ
ＳＦＥＴ形成領域のゲート電極にＮ型不純物、ヒ素を注
入エネルギー３０ＫｅＶ、注入量５×１０15ｃｍ-2程度
で注入した後、ラピッドサーマルアニール法を用いて、
１１０００℃、２０秒で、Ｎ型ＭＯＳＦＥＴ形成領域の
ゲート電極のアニールを行う。次に、再度、Ｎ型ＭＯＳ
ＦＥＴ形成領域に、ヒ素を注入エネルギー３０ＫｅＶ、
注入量５×１０15ｃｍ-2で注入し、Ｐ型ＭＯＳＦＥＴ形
成領域上のレジスト層５１をＣＤＥにより除去した後、
Ｎ型ＭＯＳＦＥＴ形成領域上にレジスト層６１を形成
し、これをマスクとして、Ｐ型ＭＯＳＦＥＴ形成領域の
ゲート電極、ソース、ドレインにＰ型不純物、例えばボ
ロンを注入エネルギー１５ＫｅＶ、注入量２×１０15ｃ
ｍ-2程度に注入する（図６）。この後、Ｎ型ＭＯＳＦＥ
Ｔ形成領域上のレジスト層６１をＣＤＥにより除去し、
ラピッドサーマルアニール法を用いて、１０００℃、２
０秒で、アニールを行い、不純物拡散を行い、先述図３
の構造を得る。
【００１９】この方法では実施例１に比べ、図１のレジ
ストパターン１６の形成工程が省かれる為、全体の工程
数は少なくなるが、Ｎ型のゲート電極パターンが形成さ
れた状態で、１回目の不純物拡散が行われるため、Ｐ型
ウエル層にも不純物が拡散され、その結果、２回目の不
純物拡散を行った後には、ボロン程顕著ではないがＮ型
拡散層がやや深くなる場合がある。しかし、所望により
注入する１回目のＮ型不純物の濃度を少なくしたり、ア
ニール時間を短くすれば、Ｎ型ゲート電極中に充分不純
物が拡散された状態で、Ｎ型拡散層の深さも充分浅くす
ることができる。この後の工程（図４）は実施例１と同
様に行う。
ストパターン１６の形成工程が省かれる為、全体の工程
数は少なくなるが、Ｎ型のゲート電極パターンが形成さ
れた状態で、１回目の不純物拡散が行われるため、Ｐ型
ウエル層にも不純物が拡散され、その結果、２回目の不
純物拡散を行った後には、ボロン程顕著ではないがＮ型
拡散層がやや深くなる場合がある。しかし、所望により
注入する１回目のＮ型不純物の濃度を少なくしたり、ア
ニール時間を短くすれば、Ｎ型ゲート電極中に充分不純
物が拡散された状態で、Ｎ型拡散層の深さも充分浅くす
ることができる。この後の工程（図４）は実施例１と同
様に行う。
【００２０】
【発明の効果】以上説明したように、本発明によればＮ
型ゲート電極のアニールをＰ型ゲート電極のアニールよ
り長く行う事により、Ｐチャネル素子とＮチャネル素子
の拡散係数の差を補い、ゲート電極中の不純物の導入を
Ｎ型、Ｐ型共に十分に行うことができるため、ゲート電
極中の抵抗が下げられ、素子の性能劣化を抑制できるよ
うになる。
型ゲート電極のアニールをＰ型ゲート電極のアニールよ
り長く行う事により、Ｐチャネル素子とＮチャネル素子
の拡散係数の差を補い、ゲート電極中の不純物の導入を
Ｎ型、Ｐ型共に十分に行うことができるため、ゲート電
極中の抵抗が下げられ、素子の性能劣化を抑制できるよ
うになる。
【図１】 本発明の第１の実施例を説明する断面図
【図２】 本発明の第１の実施例を説明する断面図
【図３】 本発明の第１の実施例を説明する断面図
【図４】 本発明の第１の実施例を説明する断面図
【図５】 本発明の第２の実施例を説明する断面図
【図６】 本発明の第２の実施例を説明する断面図
【図７】 従来例を説明する断面図
【図８】 従来例を説明する断面図
１、１１…シリコン基板、 ２、１２…Ｐ型ウエル領域、 ３、１３…Ｎ型ウエル領域、 ４、１４…素子分離用絶縁膜、 ５、１５…ゲート絶縁膜、 １６、５１、６１…レジストパターン、 ６ａ，６ｂ，１７ａ、１７ｂ…ゲート電極、 ７ａ，７ｂ，１８ａ、１８ｂ、 ８ａ，８ｂ，１９ａ，１９ｂ…拡散層、 ９、２０…層間絶縁膜、 １０、２１…電極配線。
Claims (5)
- 【請求項１】 半導体基板上に絶縁膜を介して、ＣＭＯ
Ｓ素子のゲート電極を設け、このＣＭＯＳ素子を構成す
るＰチャネル素子、Ｎチャネル素子のゲート電極中に夫
々Ｐ型、Ｎ型の不純物を導入するようにした半導体装置
の製造方法に於いて、Ｎ型不純物導入以後のＮチャネル
素子のゲート電極の熱処理時間がＰ型不純物導入以後の
Ｐチャネル素子のゲート電極の熱処理時間より長くなる
ようにしたことを特徴とする半導体装置の製造方法。 - 【請求項２】 Ｎチャネル素子のゲート電極のみに不純
物を導入して第１の熱処理を行い、その後、Ｐチャネル
素子のゲート電極にも不純物を導入して、第２の熱処理
を行うことを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項３】 Ｎチャネル素子、Ｐチャネル素子のゲー
ト電極への不純物導入をイオン注入により行うことを特
徴とする請求項２記載の半導体装置の製造方法。 - 【請求項４】 Ｎチャネル素子のゲート電極への不純物
導入及び第１の熱処理をＮ型不純物の熱拡散により行う
ことを特徴とする請求項２記載の半導体装置の製造方
法。 - 【請求項５】 Ｐチャネル素子領域上にマスク層を形成
して、Ｎチャネル素子領域のみに不純物を導入し、ラピ
ッドサーマルアニールを行った後、Ｐチャネル素子領域
にも不純物を導入し、Ｎチャネル素子領域、Ｐチャネル
素子領域両方のラピッドサーマルアニールを行うことを
特徴とする請求項１または２記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4024220A JPH05226593A (ja) | 1992-02-12 | 1992-02-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4024220A JPH05226593A (ja) | 1992-02-12 | 1992-02-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226593A true JPH05226593A (ja) | 1993-09-03 |
Family
ID=12132206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4024220A Pending JPH05226593A (ja) | 1992-02-12 | 1992-02-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226593A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436747B1 (en) | 1999-04-21 | 2002-08-20 | Matsushita Electtric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| US6524904B1 (en) | 1999-04-20 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| US6693324B2 (en) | 1996-04-26 | 2004-02-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a thin film transistor and manufacturing method thereof |
| US6987041B2 (en) | 1998-10-02 | 2006-01-17 | Fujitsu Limited | Semiconductor device having both memory and logic circuit and its manufacture |
| KR100759255B1 (ko) * | 2001-06-30 | 2007-09-17 | 매그나칩 반도체 유한회사 | Ｍｍｌ 반도체 소자의 제조 방법 |
| USRE43229E1 (en) | 2003-04-03 | 2012-03-06 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device, including multiple heat treatment |
-
1992
- 1992-02-12 JP JP4024220A patent/JPH05226593A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6987041B2 (en) | 1998-10-02 | 2006-01-17 | Fujitsu Limited | Semiconductor device having both memory and logic circuit and its manufacture |
| US7429507B2 (en) | 1998-10-02 | 2008-09-30 | Fujitsu Limited | Semiconductor device having both memory and logic circuit and its manufacture |
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| USRE43229E1 (en) | 2003-04-03 | 2012-03-06 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device, including multiple heat treatment |
| USRE43521E1 (en) | 2003-04-03 | 2012-07-17 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device, including multiple heat treatment |
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