JPH06252345A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH06252345A JPH06252345A JP5040801A JP4080193A JPH06252345A JP H06252345 A JPH06252345 A JP H06252345A JP 5040801 A JP5040801 A JP 5040801A JP 4080193 A JP4080193 A JP 4080193A JP H06252345 A JPH06252345 A JP H06252345A
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- Japan
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- film
- forming
- capacitor
- oxide film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
- H10D84/813—Combinations of field-effect devices and capacitor only
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】高精度アナログ回路に用いられる半導体集積回
路において、容量値の電圧依存性が小さいコンデンサを
製造する。 【構成】コンデンサの上部電極および下部電極に多結晶
シリコン膜あるいはタングステンシリサイド膜７を用
い、上部電極は絶縁ゲート型電界効果トランジスタのゲ
ート電極を形成する工程で同時に形成し、絶縁ゲート型
電界効果トランジスタのソース・ドレイン領域８を形成
するために不純物を導入する工程において、コンデンサ
の上部電極にも不純物が入るようにする。
路において、容量値の電圧依存性が小さいコンデンサを
製造する。 【構成】コンデンサの上部電極および下部電極に多結晶
シリコン膜あるいはタングステンシリサイド膜７を用
い、上部電極は絶縁ゲート型電界効果トランジスタのゲ
ート電極を形成する工程で同時に形成し、絶縁ゲート型
電界効果トランジスタのソース・ドレイン領域８を形成
するために不純物を導入する工程において、コンデンサ
の上部電極にも不純物が入るようにする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の製造方
法に関し、特に絶縁ゲート型電界効果トランジスタと同
一基板上に設けられたコンデンサを備えた半導体集積回
路の製造方法に関する。
法に関し、特に絶縁ゲート型電界効果トランジスタと同
一基板上に設けられたコンデンサを備えた半導体集積回
路の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の高機能化、高精度化に
伴い電圧依存性が無く単位面積当たりの容量値の大きい
コンデンサを搭載した半導体集積回路が要求されてい
る。
伴い電圧依存性が無く単位面積当たりの容量値の大きい
コンデンサを搭載した半導体集積回路が要求されてい
る。
【０００３】一般的に高精度のアナログ回路に使用され
るコンデンサは図２に示す様に、半導体基板１Ａ上のフ
ィールド酸化膜２の上に形成された多結晶シリコン膜３
Ａを下部電極としその上に誘電体膜としてシリコン酸化
膜４Ａ，４Ｂやシリコン窒化膜５等を形成した後、上部
電極となる多結晶シリコン膜３ＢをＭＩＳＦＥＴのゲー
ト電極と同時に形成する方法がとられている。その後、
多結晶シリコン膜３Ｂとタングステンシリサイド膜７か
らなるゲート電極をマスクとした不純物の導入（例えば
イオン注入）によって、ＭＩＳＦＥＴのソース・ドレイ
ン領域８を形成するが、この時、相補形ＭＩＳＦＥＴを
構成するためにはＮチャネルトランジスタのソース・ド
レイン領域を形成する工程ではＮチャネルトランジスタ
が形成されるべき素子領域以外はフォトレジスト膜９Ａ
で覆われている。
るコンデンサは図２に示す様に、半導体基板１Ａ上のフ
ィールド酸化膜２の上に形成された多結晶シリコン膜３
Ａを下部電極としその上に誘電体膜としてシリコン酸化
膜４Ａ，４Ｂやシリコン窒化膜５等を形成した後、上部
電極となる多結晶シリコン膜３ＢをＭＩＳＦＥＴのゲー
ト電極と同時に形成する方法がとられている。その後、
多結晶シリコン膜３Ｂとタングステンシリサイド膜７か
らなるゲート電極をマスクとした不純物の導入（例えば
イオン注入）によって、ＭＩＳＦＥＴのソース・ドレイ
ン領域８を形成するが、この時、相補形ＭＩＳＦＥＴを
構成するためにはＮチャネルトランジスタのソース・ド
レイン領域を形成する工程ではＮチャネルトランジスタ
が形成されるべき素子領域以外はフォトレジスト膜９Ａ
で覆われている。
【０００４】これはＰチャネルトランジスタが形成され
るべき素子領域（図示せず）にＮ型不純物（例えばヒ
素）のイオンビームが照射されるのを防止するためであ
る。またコンデンサ領域については不純物が誘電体膜に
まで到達してコンデンサ領域の耐圧が低下したりリーク
電流が増大することにより半導体集積回路の信頼性が下
がるのではないかという懸念があったためである。
るべき素子領域（図示せず）にＮ型不純物（例えばヒ
素）のイオンビームが照射されるのを防止するためであ
る。またコンデンサ領域については不純物が誘電体膜に
まで到達してコンデンサ領域の耐圧が低下したりリーク
電流が増大することにより半導体集積回路の信頼性が下
がるのではないかという懸念があったためである。
【０００５】同様にＰチャネルトランジスタのソース・
ドレイン領域を形成する工程ではＰチャネルトランジス
タが形成されるべき素子領域以外はフォトレジスト膜で
覆われる。
ドレイン領域を形成する工程ではＰチャネルトランジス
タが形成されるべき素子領域以外はフォトレジスト膜で
覆われる。
【０００６】
【発明が解決しようとする課題】上記の様な従来の半導
体集積回路の製造方法で形成されたコンデンサは、上部
電極としての多結晶シリコン膜の不純物濃度が低いため
に、電極への印加電圧に応じて誘電体膜との界面から多
結晶シリコン膜中に空乏層が伸び、この空乏層による容
量が本来の誘電体膜による容量に直列に入っていた。
体集積回路の製造方法で形成されたコンデンサは、上部
電極としての多結晶シリコン膜の不純物濃度が低いため
に、電極への印加電圧に応じて誘電体膜との界面から多
結晶シリコン膜中に空乏層が伸び、この空乏層による容
量が本来の誘電体膜による容量に直列に入っていた。
【０００７】この結果容量が電圧依存性を持ち、高精度
のアナログ回路に要求されるレベル（０．０５％／Ｖ）
以下に容量の電圧依存性を抑える事が困難であった。
のアナログ回路に要求されるレベル（０．０５％／Ｖ）
以下に容量の電圧依存性を抑える事が困難であった。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
の製造方法は、半導体基板上にフィールド酸化膜を形成
しＰチャネルおよびＮチャネルトランジスタ用の素子形
成領域を形成する工程と、全面に多結晶シリコン膜を形
成したのちパターニングし前記フィールド酸化膜上にコ
ンデンサの下部電極を形成する工程と、全面に誘電体膜
を形成したのちパターニングし前記下部電極の表面にの
み残したのち前記素子形成領域の前記半導体基板上にゲ
ート酸化膜を形成する工程と、全面に多結晶シリコン膜
または高融点金属シリサイド膜を形成したのちパターニ
ングし前記誘電体膜上に上部電極をそして前記ゲート酸
化膜上にゲート電極を形成する工程と、Ｐチャネルトラ
ンジスタ用の前記素子領域をフォトレジスト膜で覆った
のち前記上部電極および前記ゲート電極にＮ型不純物を
導入する工程とを含むものである。
の製造方法は、半導体基板上にフィールド酸化膜を形成
しＰチャネルおよびＮチャネルトランジスタ用の素子形
成領域を形成する工程と、全面に多結晶シリコン膜を形
成したのちパターニングし前記フィールド酸化膜上にコ
ンデンサの下部電極を形成する工程と、全面に誘電体膜
を形成したのちパターニングし前記下部電極の表面にの
み残したのち前記素子形成領域の前記半導体基板上にゲ
ート酸化膜を形成する工程と、全面に多結晶シリコン膜
または高融点金属シリサイド膜を形成したのちパターニ
ングし前記誘電体膜上に上部電極をそして前記ゲート酸
化膜上にゲート電極を形成する工程と、Ｐチャネルトラ
ンジスタ用の前記素子領域をフォトレジスト膜で覆った
のち前記上部電極および前記ゲート電極にＮ型不純物を
導入する工程とを含むものである。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｃ）は本発明の一実施例を説明する
ための半導体チップの断面図であり、製造工程を追って
示した図である。
る。図１（ａ）〜（ｃ）は本発明の一実施例を説明する
ための半導体チップの断面図であり、製造工程を追って
示した図である。
【００１０】まず図１（ａ）に示すように、Ｐ型シリコ
ン基板１を選択酸化し、ＭＩＳＦＥＴが形成されるべき
素子形成領域を取り囲む領域に厚さ約６００ｎｍのフィ
ールド酸化膜２を形成する。このフィールド酸化膜２
は、ＭＩＳＦＥＴの絶縁分離に用いられる。次に全面に
多結晶シリコン膜３Ａを化学的気相成長法により４００
ｎｍの厚さに形成する。そしてＮ型不純物たとえばリン
等の雰囲気中で熱処理を行うことにより多結晶シリコン
膜３Ａ中に不純物を拡散させ、層抵抗で約４０Ω／□程
度にまで低抵抗化する。
ン基板１を選択酸化し、ＭＩＳＦＥＴが形成されるべき
素子形成領域を取り囲む領域に厚さ約６００ｎｍのフィ
ールド酸化膜２を形成する。このフィールド酸化膜２
は、ＭＩＳＦＥＴの絶縁分離に用いられる。次に全面に
多結晶シリコン膜３Ａを化学的気相成長法により４００
ｎｍの厚さに形成する。そしてＮ型不純物たとえばリン
等の雰囲気中で熱処理を行うことにより多結晶シリコン
膜３Ａ中に不純物を拡散させ、層抵抗で約４０Ω／□程
度にまで低抵抗化する。
【００１１】次に、フォトエッチングによりこの多結晶
シリコン膜３Ａを、コンデンサの下部電極となる個所の
みに残る様にパターニングする。次に水蒸気雰囲気中で
熱酸化を行い、多結晶シリコン膜３Ａ上に１７ｎｍの厚
さのシリコン酸化膜４Ａを形成し、さらに化学的気相成
長法によって、シリコン窒化膜５を２０ｎｍの厚さに成
長する。そして水蒸気雰囲気中での熱酸化により、この
シリコン窒化膜５上にさらにシリコン酸化膜４Ｂを数ｎ
ｍの厚さに形成し、コンデンサの誘電体膜を酸化膜−窒
化膜−酸化膜の三層構造で形成する。次でこの誘電体膜
を、パターニングし、下部電極の表面にのみ残す。
シリコン膜３Ａを、コンデンサの下部電極となる個所の
みに残る様にパターニングする。次に水蒸気雰囲気中で
熱酸化を行い、多結晶シリコン膜３Ａ上に１７ｎｍの厚
さのシリコン酸化膜４Ａを形成し、さらに化学的気相成
長法によって、シリコン窒化膜５を２０ｎｍの厚さに成
長する。そして水蒸気雰囲気中での熱酸化により、この
シリコン窒化膜５上にさらにシリコン酸化膜４Ｂを数ｎ
ｍの厚さに形成し、コンデンサの誘電体膜を酸化膜−窒
化膜−酸化膜の三層構造で形成する。次でこの誘電体膜
を、パターニングし、下部電極の表面にのみ残す。
【００１２】次に、ＭＩＳＦＥＴが形成されるべき素子
領域のシリコン熱酸化膜を除去し、新たに熱酸化による
ゲート酸化膜６を１６ｎｍの厚さで形成する。
領域のシリコン熱酸化膜を除去し、新たに熱酸化による
ゲート酸化膜６を１６ｎｍの厚さで形成する。
【００１３】次に図１（ｂ）に示すように、全面にコン
デンサの上部電極及びＭＩＳＦＥＴのゲート電極となる
多結晶シリコン膜３Ｂを化学的気相成長法により１５０
ｎｍの厚さに形成する。そしてＮ型不純物、たとえばリ
ン等の雰囲気中での熱処理により多結晶シリコン膜３Ｂ
中に不純物を拡散させ、層抵抗で約４０Ω／□程度にま
で低抵抗化する。
デンサの上部電極及びＭＩＳＦＥＴのゲート電極となる
多結晶シリコン膜３Ｂを化学的気相成長法により１５０
ｎｍの厚さに形成する。そしてＮ型不純物、たとえばリ
ン等の雰囲気中での熱処理により多結晶シリコン膜３Ｂ
中に不純物を拡散させ、層抵抗で約４０Ω／□程度にま
で低抵抗化する。
【００１４】次にゲート電極の抵抗をさらに下げ、半導
体集積回路の高速化を図るために、タングステンシリサ
イド膜７を１５０ｎｍ程度の厚さにスパッタ法で形成す
る。
体集積回路の高速化を図るために、タングステンシリサ
イド膜７を１５０ｎｍ程度の厚さにスパッタ法で形成す
る。
【００１５】この時コンデンサの上部電極上にもタング
ステンシリサイド膜７が形成される。次にこの多結晶シ
リコン膜３Ｂ及びタングステンシリサイド膜７の積層膜
をパターニングし、ゲート電極及びコンデンサの上部電
極を形成する。
ステンシリサイド膜７が形成される。次にこの多結晶シ
リコン膜３Ｂ及びタングステンシリサイド膜７の積層膜
をパターニングし、ゲート電極及びコンデンサの上部電
極を形成する。
【００１６】次に、ＭＩＳＦＥＴのソース・ドレイン領
域８を、ゲート電極と自己整合的に形成するために、こ
のゲート電極をマスクとして、不純物イオン、たとえば
Ｎ型トランジスタを形成する領域ならばヒ素をイオン注
入法によりシリコン基板中に導入する。このイオン注入
の製造条件はＭＩＳＦＥＴのソース・ドレイン領域をど
のくらいの深さに形成するか等によって異なるが、通常
７０ｋｅｖのエネルギー、１０15／ｃｍ2 程度のドーズ
量で打ち込むことにより１０20／ｃｍ3 程度の不純物濃
度となる。
域８を、ゲート電極と自己整合的に形成するために、こ
のゲート電極をマスクとして、不純物イオン、たとえば
Ｎ型トランジスタを形成する領域ならばヒ素をイオン注
入法によりシリコン基板中に導入する。このイオン注入
の製造条件はＭＩＳＦＥＴのソース・ドレイン領域をど
のくらいの深さに形成するか等によって異なるが、通常
７０ｋｅｖのエネルギー、１０15／ｃｍ2 程度のドーズ
量で打ち込むことにより１０20／ｃｍ3 程度の不純物濃
度となる。
【００１７】このソース・ドレイン領域形成時のイオン
注入工程においては、図２で説明したように通常、ＭＩ
ＳＦＥＴ領域以外はフォトレジスト膜で覆われ、不純物
イオンが導入されないようになっているが、本実施例に
おいては、コンデンサ部のフォトレジスト膜９を選択的
に除去することにより、コンデンサの上部電極の多結晶
シリコン膜３Ｂ及びタングステンシリサイド膜７の積層
膜にも、同時にＭＩＳＦＥＴのソース・ドレイン領域８
と同じ濃度だけの不純物を導入する。
注入工程においては、図２で説明したように通常、ＭＩ
ＳＦＥＴ領域以外はフォトレジスト膜で覆われ、不純物
イオンが導入されないようになっているが、本実施例に
おいては、コンデンサ部のフォトレジスト膜９を選択的
に除去することにより、コンデンサの上部電極の多結晶
シリコン膜３Ｂ及びタングステンシリサイド膜７の積層
膜にも、同時にＭＩＳＦＥＴのソース・ドレイン領域８
と同じ濃度だけの不純物を導入する。
【００１８】その後全面のフォトレジスト膜９を除去
し、窒素雰囲気中で、９５０℃・３０分程度の熱処理を
加えることにより、打ち込まれた不純物イオンを、ソー
ス・ドレイン領域８となるシリコン基板中やＭＩＳＦＥ
Ｔのゲート電極の多結晶シリコン膜３Ｂ、あるいはコン
デンサの上部電極中の多結晶シリコン膜３Ｂ等の中にさ
らに深く押し込み、イオン注入でダメージを受けたシリ
コン基板の格子配列を修復し、不純物イオンをシリコン
基板中に均一に配置して活性化させる。
し、窒素雰囲気中で、９５０℃・３０分程度の熱処理を
加えることにより、打ち込まれた不純物イオンを、ソー
ス・ドレイン領域８となるシリコン基板中やＭＩＳＦＥ
Ｔのゲート電極の多結晶シリコン膜３Ｂ、あるいはコン
デンサの上部電極中の多結晶シリコン膜３Ｂ等の中にさ
らに深く押し込み、イオン注入でダメージを受けたシリ
コン基板の格子配列を修復し、不純物イオンをシリコン
基板中に均一に配置して活性化させる。
【００１９】このアニール処理により、コンデンサの上
部電極の不純物濃度が増加し、容量の電圧依存性を下げ
るのに充分な低抵抗値を示すようになる。
部電極の不純物濃度が増加し、容量の電圧依存性を下げ
るのに充分な低抵抗値を示すようになる。
【００２０】次に図１（ｃ）に示すように、層間膜とし
て、化学的気相成長法によるシリコン酸化膜１０を１５
０ｎｍ、ＢＰＳＧ膜１１を６５０ｎｍの厚さで形成す
る。そして、窒素雰囲気中での９００℃の熱処理により
層間膜のステップカバレッジを改善した後、ソース・ド
レイン領域８、ＭＩＳＦＥＴのゲート電極、コンデンサ
の上部電極、下部電極等と、アルミニウム等の配線材料
とがオーミックコンタンクトをとる、コンタクト孔１２
Ａ〜１２Ｃを形成する。
て、化学的気相成長法によるシリコン酸化膜１０を１５
０ｎｍ、ＢＰＳＧ膜１１を６５０ｎｍの厚さで形成す
る。そして、窒素雰囲気中での９００℃の熱処理により
層間膜のステップカバレッジを改善した後、ソース・ド
レイン領域８、ＭＩＳＦＥＴのゲート電極、コンデンサ
の上部電極、下部電極等と、アルミニウム等の配線材料
とがオーミックコンタンクトをとる、コンタクト孔１２
Ａ〜１２Ｃを形成する。
【００２１】以下コンタクト孔の接触抵抗を下げるため
の不純物をイオン注入で導入したのち、タングステンシ
リサイド及びアルミニウムからなる電極配線を形成す
る。
の不純物をイオン注入で導入したのち、タングステンシ
リサイド及びアルミニウムからなる電極配線を形成す
る。
【００２２】以上に示したような製造方法で作成した、
３．５ｍｍ2 のコンデンサの場合、容量値は約１０ｎＦ
となる。そして０〜５Ｖの電圧範囲において、電圧依存
性すなわち各電圧での容量値のゼロバイアス時との差が
従来の０．０４％に対して約０．０１％／Ｖとなり、高
精度アナログ回路に要求されている０．０５％／Ｖ以下
という規格を充分満足する。
３．５ｍｍ2 のコンデンサの場合、容量値は約１０ｎＦ
となる。そして０〜５Ｖの電圧範囲において、電圧依存
性すなわち各電圧での容量値のゼロバイアス時との差が
従来の０．０４％に対して約０．０１％／Ｖとなり、高
精度アナログ回路に要求されている０．０５％／Ｖ以下
という規格を充分満足する。
【００２３】また従来コンデンサ部へのイオン注入によ
って誘電体膜の劣化やリーク電流の増大等の懸念があっ
たが、本実施例による製造方法で形成したコンデンサの
評価の結果、コンデンサの上下電極間に２０Ｖ以上の耐
圧が有り、リーク電流も１ｎＡ以下と、誘電体膜には信
頼性上問題が無いことが確認された。
って誘電体膜の劣化やリーク電流の増大等の懸念があっ
たが、本実施例による製造方法で形成したコンデンサの
評価の結果、コンデンサの上下電極間に２０Ｖ以上の耐
圧が有り、リーク電流も１ｎＡ以下と、誘電体膜には信
頼性上問題が無いことが確認された。
【００２４】上記実施例では、コンデンサの誘電体膜
を、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜
の三層構造で形成したが、シリコン窒化膜の熱酸化によ
り形成する第３のシリコン酸化膜は、シリコン窒化膜の
膜質を改善し、耐圧の向上及びリーク電流を低減すると
いう効果がある。
を、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜
の三層構造で形成したが、シリコン窒化膜の熱酸化によ
り形成する第３のシリコン酸化膜は、シリコン窒化膜の
膜質を改善し、耐圧の向上及びリーク電流を低減すると
いう効果がある。
【００２５】
【発明の効果】以上説明したように本発明によれば、通
常の半導体集積回路の製造フローに付加的な工程を設け
ること無く、コンデンサの上部電極の不純物濃度を増加
させ、容量値の電圧依存性を低減できるという効果を有
する。
常の半導体集積回路の製造フローに付加的な工程を設け
ること無く、コンデンサの上部電極の不純物濃度を増加
させ、容量値の電圧依存性を低減できるという効果を有
する。
【図１】本発明の一実施例を説明するための半導体チッ
プの断面図。
プの断面図。
【図２】従来の半導体集積回路の製造方法を説明するた
めの半導体チップの断面図。
めの半導体チップの断面図。
１ シリコン基板 １Ａ 半導体基板 ２ フィールド酸化膜 ３Ａ，３Ｂ 多結晶シリコン膜 ４Ａ，４Ｂ シリコン酸化膜 ５ シリコン窒化膜 ６ ゲート酸化膜 ７ タングステンシリサイド膜 ８ ソース・ドレイン領域 ９，９Ａ フォトレジスト膜 １０ シリコン酸化膜 １１ ＢＰＳＧ膜 １２Ａ〜１２Ｃ コンタクト孔
Claims (1)
- 【請求項１】 半導体基板上にフィールド酸化膜を形成
しＰチャネルおよびＮチャネルトランジスタ用の素子形
成領域を形成する工程と、全面に多結晶シリコン膜を形
成したのちパターニングし前記フィールド酸化膜上にコ
ンデンサの下部電極を形成する工程と、全面に誘電体膜
を形成したのちパターニングし前記下部電極の表面にの
み残したのち前記素子形成領域の前記半導体基板上にゲ
ート酸化膜を形成する工程と、全面に多結晶シリコン膜
または高融点金属シリサイド膜を形成したのちパターニ
ングし前記誘電体膜上に上部電極をそして前記ゲート酸
化膜上にゲート電極を形成する工程と、Ｐチャネルトラ
ンジスタ用の前記素子領域をフォトレジスト膜で覆った
のち前記上部電極および前記ゲート電極にＮ型不純物を
導入する工程とを含むことを特徴とする半導体集積回路
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5040801A JPH06252345A (ja) | 1993-03-02 | 1993-03-02 | 半導体集積回路の製造方法 |
| EP94301461A EP0614218A1 (en) | 1993-03-02 | 1994-03-01 | Method for manufacturing capacitor and MIS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5040801A JPH06252345A (ja) | 1993-03-02 | 1993-03-02 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252345A true JPH06252345A (ja) | 1994-09-09 |
Family
ID=12590741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5040801A Pending JPH06252345A (ja) | 1993-03-02 | 1993-03-02 | 半導体集積回路の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0614218A1 (ja) |
| JP (1) | JPH06252345A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215142B1 (en) | 1997-12-29 | 2001-04-10 | Hyundai Electronics Industries Co., Ltd. | Analog semiconductor device and method of fabricating the same |
| KR100397863B1 (ko) * | 1997-10-01 | 2004-06-23 | 오끼 덴끼 고오교 가부시끼가이샤 | 반도체장치의용량부와게이트부형성방법 |
| JP2007258758A (ja) * | 1997-04-30 | 2007-10-04 | Samsung Electronics Co Ltd | アナログ機能のためのキャパシターの製造方法 |
| JP2015195337A (ja) * | 2014-03-28 | 2015-11-05 | ローム株式会社 | ディスクリートキャパシタおよびその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3326267B2 (ja) * | 1994-03-01 | 2002-09-17 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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| JPH02213158A (ja) * | 1989-02-13 | 1990-08-24 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (4)
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