JPH0351312B2 - - Google Patents
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- Publication number
- JPH0351312B2 JPH0351312B2 JP60262750A JP26275085A JPH0351312B2 JP H0351312 B2 JPH0351312 B2 JP H0351312B2 JP 60262750 A JP60262750 A JP 60262750A JP 26275085 A JP26275085 A JP 26275085A JP H0351312 B2 JPH0351312 B2 JP H0351312B2
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- Japan
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- output
- gnd
- output circuit
- circuit
- field
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/8312—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having different source or drain region structures, e.g. IGFETs having symmetrical source or drain regions integrated with IGFETs having asymmetrical source or drain regions
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、MOSトランジスタ回路において、
出力回路のスイツチング時に電源ラインまたは
GNDラインに発生するノイズの低減を図つた半
導体集積回路装置に関するものである。
出力回路のスイツチング時に電源ラインまたは
GNDラインに発生するノイズの低減を図つた半
導体集積回路装置に関するものである。
第６図は、例えば６回路構成の半導体集積回路
の出力部の等価回路図である。第６図ではGND
ラインに着目した等価回路を示している。この図
において、１００ａ，１００ｂは少なくとも２個
のMOS FET（電界効果形半導体素子）で構成さ
れた出力回路で、各出力回路１００ａ，１００ｂ
は共通な電源１１３と接続されている。１０９は
前記出力回路１００ａ，１００ｂの出力端子に寄
生するキヤパシタおよび負荷容量（以下出力部の
寄生容量という）、１１０は前記出力回路１００
ａ，１００ｂのGNDラインのインダクタンスで、
これら各インダクタンス１１０は共通なGNDラ
インのインダクタンス１１１とGND PINのイン
ダクタンス１１２を通してGND１１４と接続さ
れている。
の出力部の等価回路図である。第６図ではGND
ラインに着目した等価回路を示している。この図
において、１００ａ，１００ｂは少なくとも２個
のMOS FET（電界効果形半導体素子）で構成さ
れた出力回路で、各出力回路１００ａ，１００ｂ
は共通な電源１１３と接続されている。１０９は
前記出力回路１００ａ，１００ｂの出力端子に寄
生するキヤパシタおよび負荷容量（以下出力部の
寄生容量という）、１１０は前記出力回路１００
ａ，１００ｂのGNDラインのインダクタンスで、
これら各インダクタンス１１０は共通なGNDラ
インのインダクタンス１１１とGND PINのイン
ダクタンス１１２を通してGND１１４と接続さ
れている。
第７図は半導体基板上に作られた６回路構成の
一般的なパターンレイアウト図である。この図
で、１１５は電源パツド、１１６はGNDパツド、
１００ａ，１００ｂは前記電源パツド１１５およ
びGNDパツド１１６と接続されたトランジスタ
回路であり、出力回路１００ａ，１００ｂを含む
ものである。
一般的なパターンレイアウト図である。この図
で、１１５は電源パツド、１１６はGNDパツド、
１００ａ，１００ｂは前記電源パツド１１５およ
びGNDパツド１１６と接続されたトランジスタ
回路であり、出力回路１００ａ，１００ｂを含む
ものである。
次に動作について説明する。出力回路１００ａ
を“Ｌ”出力に維持し、他の出力回路１００ｂの
入力端子を束ねて“Ｌ”出力から“Ｈ”出力、あ
るいは“Ｈ”出力から“Ｌ”出力へとスイツチン
グさせる。その際、出力部の寄生容量１０９の充
放電が同時に行われ、インダクタンス１１０等と
共振が起こりノイズとなる。このノイズがインダ
クタンス１１０を通して出力回路１００ａの出力
端子に現われる。
を“Ｌ”出力に維持し、他の出力回路１００ｂの
入力端子を束ねて“Ｌ”出力から“Ｈ”出力、あ
るいは“Ｈ”出力から“Ｌ”出力へとスイツチン
グさせる。その際、出力部の寄生容量１０９の充
放電が同時に行われ、インダクタンス１１０等と
共振が起こりノイズとなる。このノイズがインダ
クタンス１１０を通して出力回路１００ａの出力
端子に現われる。
第８図はノイズ発生のメカニズムを示した等価
回路図で、１０９が第６図に示した出力部の寄生
容量、１１７は前記出力回路１００ａ，１００ｂ
およびGNDラインの抵抗器、１１８は前記出力
回路１００ａ，１００ｂとGND PINのインダク
タンスである。これらの回路素子は、スイツチ１
１９通して直列に接続されており、RCL直列共
振回路となつている。
回路図で、１０９が第６図に示した出力部の寄生
容量、１１７は前記出力回路１００ａ，１００ｂ
およびGNDラインの抵抗器、１１８は前記出力
回路１００ａ，１００ｂとGND PINのインダク
タンスである。これらの回路素子は、スイツチ１
１９通して直列に接続されており、RCL直列共
振回路となつている。
第９図はスイツチング動作を行つている出力回
路１００ｂの出力波形１２０と“Ｌ”出力に維持
されている出力回路１００ａの出力波形１２１の
一例である。
路１００ｂの出力波形１２０と“Ｌ”出力に維持
されている出力回路１００ａの出力波形１２１の
一例である。
このようなノイズのレベルが高いと、第６図の
出力回路１００ａの出力でドライブする次段の回
路が誤動作する（“Ｌ”レベルのはずが、“Ｈ”レ
ベルの信号が入つたような動作をする）という問
題が発生する。
出力回路１００ａの出力でドライブする次段の回
路が誤動作する（“Ｌ”レベルのはずが、“Ｈ”レ
ベルの信号が入つたような動作をする）という問
題が発生する。
上記の従来の半導体集積回路装置のように、同
じような回路を６回路含んでいる場合、第７図に
示すような配置となるのが普通で、VCCラインお
よびGNDラインは長くなり、Ｌ線分が増加する。
したがつて、出力回路１００ｂに発生するノイズ
を減らすには、出力電流を減らして出力部の寄生
容量１０９の充放電を緩やかにし、インダクタン
ス１１０，１１１，１１２に発生する起電力を抑
制すればよい。しかし、出力電流を減らすと、出
力負荷容量を充放電する時間が大きくなり、スイ
ツチング時間が遅くなる。またフアンアウトが小
さくなり、LEDを点灯させる場合や多くのICを
駆動する場合等に多くの問題点が発生する。
じような回路を６回路含んでいる場合、第７図に
示すような配置となるのが普通で、VCCラインお
よびGNDラインは長くなり、Ｌ線分が増加する。
したがつて、出力回路１００ｂに発生するノイズ
を減らすには、出力電流を減らして出力部の寄生
容量１０９の充放電を緩やかにし、インダクタン
ス１１０，１１１，１１２に発生する起電力を抑
制すればよい。しかし、出力電流を減らすと、出
力負荷容量を充放電する時間が大きくなり、スイ
ツチング時間が遅くなる。またフアンアウトが小
さくなり、LEDを点灯させる場合や多くのICを
駆動する場合等に多くの問題点が発生する。
この発明は、上記のような問題点を解決するた
めになされたもので、出力電流を減少させずに出
力回路のスイツチング時に電源ラインまたは
GNDラインに発生するノイズを低減できる半導
体集積回路装置を得ることを目的とする。
めになされたもので、出力電流を減少させずに出
力回路のスイツチング時に電源ラインまたは
GNDラインに発生するノイズを低減できる半導
体集積回路装置を得ることを目的とする。
この発明に係る半導体集積回路装置は、電源と
GNDに接続された出力回路を有し、前記出力回
路を構成するｐまたはｎチヤネルMOSトランジ
スタのゲート電極とドレイン拡散部分の重なりを
大きくし、ミラー容量を増加させたものである。
GNDに接続された出力回路を有し、前記出力回
路を構成するｐまたはｎチヤネルMOSトランジ
スタのゲート電極とドレイン拡散部分の重なりを
大きくし、ミラー容量を増加させたものである。
この発明においては、出力回路を構成するｐま
たはｎチヤネルMOSトランジスタのゲート電極
とドレイン拡散部分とのミラー容量を増加するこ
とにより、出力回路の入力波形をなまらせること
ができ、出力部の寄生容量の充放電の勢いをコン
トロールし、その結果、各インダクタンスに発生
する起電力が抑制され、出力回路の電源ラインま
たはGNDラインに発生するノイズが低減される。
たはｎチヤネルMOSトランジスタのゲート電極
とドレイン拡散部分とのミラー容量を増加するこ
とにより、出力回路の入力波形をなまらせること
ができ、出力部の寄生容量の充放電の勢いをコン
トロールし、その結果、各インダクタンスに発生
する起電力が抑制され、出力回路の電源ラインま
たはGNDラインに発生するノイズが低減される。
第１図はこの発明の一実施例を示すｐチヤネル
MOSトランジスタの断面図である。この図にお
いて、１は内部トランジスタで、通常の作り方で
ある。１１はこの発明を応用した出力トランジス
タである。２，１２はソース、３，１３はドレイ
ン、１４はゲート、１５はソース電極、６，１６
はドレイン電極、７，１７は絶縁膜、８，１８は
ミラー容量である。第１図において、出力トラン
ジスタ１１のドレイン１３の拡散とゲート１４と
は重なり部分が大きく、ミラー容量１８は内部ト
ランジスタ１のミラー容量８に比べ大きくなる。
MOSトランジスタの断面図である。この図にお
いて、１は内部トランジスタで、通常の作り方で
ある。１１はこの発明を応用した出力トランジス
タである。２，１２はソース、３，１３はドレイ
ン、１４はゲート、１５はソース電極、６，１６
はドレイン電極、７，１７は絶縁膜、８，１８は
ミラー容量である。第１図において、出力トラン
ジスタ１１のドレイン１３の拡散とゲート１４と
は重なり部分が大きく、ミラー容量１８は内部ト
ランジスタ１のミラー容量８に比べ大きくなる。
第２図はCMOSの最小単位の回路図で、ｐチ
ヤネルトランジスタ２２，ｎチヤネルトランジス
タ２３はシリーズに接続されている。４は電源、
５はGND、２０は入力端子、２１は出力端子で
ある。第２図の場合のミラー容量は２８で示して
ある。
ヤネルトランジスタ２２，ｎチヤネルトランジス
タ２３はシリーズに接続されている。４は電源、
５はGND、２０は入力端子、２１は出力端子で
ある。第２図の場合のミラー容量は２８で示して
ある。
第３図は第２図のミラー容量２８を対GND５
間に置き直した等価回路図で、ミラー容量２８ａ
は次式のようになる。
間に置き直した等価回路図で、ミラー容量２８ａ
は次式のようになる。
Ｃ（28a）＝GV・Ｃ（28）
GV＝△VD／△Vi
すなわち、ミラー容量２８ａは電圧増幅率GV
で増幅された値が、入力−GND間に接続された
ことになる。したがつて、ミラー容量２８ａの増
加は、出力回路の入力段の波形をなまらせる効果
が大きい。この発明はミラー容量を出力段のみ大
きくすることに特徴があり、内部のミラー容量は
増加させると動作速度に大きく影響するので、好
ましくない。
で増幅された値が、入力−GND間に接続された
ことになる。したがつて、ミラー容量２８ａの増
加は、出力回路の入力段の波形をなまらせる効果
が大きい。この発明はミラー容量を出力段のみ大
きくすることに特徴があり、内部のミラー容量は
増加させると動作速度に大きく影響するので、好
ましくない。
この発明により、出力回路の入力段の波形をな
まらせることができ、これにより出力回路の出力
端子の容量の充放電をコントロールして、第６図
に示したインダクタンス１１０，１１１，１１２
に発生する起電力を抑制することができる。この
起電力を抑制することにより、GND１１４に発
生するノイズを低減できる。同様に電源ラインの
寄生インダクタンスに発生する起電力も抑制で
き、電源ラインに発生するノイズも低減できる。
まらせることができ、これにより出力回路の出力
端子の容量の充放電をコントロールして、第６図
に示したインダクタンス１１０，１１１，１１２
に発生する起電力を抑制することができる。この
起電力を抑制することにより、GND１１４に発
生するノイズを低減できる。同様に電源ラインの
寄生インダクタンスに発生する起電力も抑制で
き、電源ラインに発生するノイズも低減できる。
なお、第４図に示すように、出力回路を構成す
るｐおよびｎチヤネルMOSトランジスタの拡散
深さを内部トランジスタ１より深くして、出力回
路のみミラー容量を増加させることができる。
るｐおよびｎチヤネルMOSトランジスタの拡散
深さを内部トランジスタ１より深くして、出力回
路のみミラー容量を増加させることができる。
第５図は、出力回路の入力信号の立ち上り遷移
時間trまたは立ち上り遷移時間tfと電源または
GNDに発生するノイズとの関係を示している。
縦軸は電源またはGNDに発生するノイズをとり、
測定範囲内で最大ノイズを１としている。横軸は
遷移時間trまたはtfをとり、測定範囲内で最大の
trまたはtfを１としている。第５図では、入力信
号のtr，tfを大きくしてなまらせると、それとと
もに電源またはGNDに発生するノイズも急激に
低減している。
時間trまたは立ち上り遷移時間tfと電源または
GNDに発生するノイズとの関係を示している。
縦軸は電源またはGNDに発生するノイズをとり、
測定範囲内で最大ノイズを１としている。横軸は
遷移時間trまたはtfをとり、測定範囲内で最大の
trまたはtfを１としている。第５図では、入力信
号のtr，tfを大きくしてなまらせると、それとと
もに電源またはGNDに発生するノイズも急激に
低減している。
またこの発明の実施例では、ｐチヤネルMOS
トランジスタについて示したが、ｎチヤネル
MOSトランジスタについても同様にミラー容量
を増加させることができる。
トランジスタについて示したが、ｎチヤネル
MOSトランジスタについても同様にミラー容量
を増加させることができる。
なお、上記実施例ではCMOS回路で述べたが、
pMOS回路またはnMOS回路でもこの発明は応用
可能であり、バイポーラとCMOSが混在するバ
イシーモス回路でも応用可能である。
pMOS回路またはnMOS回路でもこの発明は応用
可能であり、バイポーラとCMOSが混在するバ
イシーモス回路でも応用可能である。
この発明は以上説明したとおり、出力回路のみ
ミラー容量を増加させたので、スイツチング時間
の大幅な低下を招くことなしに、出力段のゲート
の波形をなまらせることが可能で、それにより出
力端子の容量の充放電をコントロールでき、電源
ラインまたはGNDラインの寄生インダクタンス
に発生する起電力を抑制でき、この起電力を抑制
することで電源またはGNDに発生するノイズを
低減できる効果が得られる。
ミラー容量を増加させたので、スイツチング時間
の大幅な低下を招くことなしに、出力段のゲート
の波形をなまらせることが可能で、それにより出
力端子の容量の充放電をコントロールでき、電源
ラインまたはGNDラインの寄生インダクタンス
に発生する起電力を抑制でき、この起電力を抑制
することで電源またはGNDに発生するノイズを
低減できる効果が得られる。
第１図はこの発明の一実施例を示す断面図、第
２図、第３図はCMOS回路の最小単位とミラー
容量を示す図、第４図は拡散を広くしてミラー容
量を増やした断面図、第５図は入力信号の遷移時
間と電源またはGNDに発生するノイズの関係を
示す図、第６図、第７図はノイズを発生するメカ
ニズムを説明する図、第８図は第６図の出力部分
の等価回路図、第９図は第７図の出力波形図であ
る。 図において、１は内部トランジスタ、１１は出
力トランジスタ、２，１２はソース、３，１３は
ドレイン、４，１４はゲート、５，１５はソース
電極、６，１６はドレイン電極、７，１７は絶縁
膜、８，１８，２８，２８ａはミラー容量、２０
は入力端子、２２はｐチヤネルMOSトランジス
タ、２３はｎチヤネルMOSトランジスタ、１１
３は電源、１１４はGNDである。なお、各図中
の同一符号は同一または相当部分を示す。
２図、第３図はCMOS回路の最小単位とミラー
容量を示す図、第４図は拡散を広くしてミラー容
量を増やした断面図、第５図は入力信号の遷移時
間と電源またはGNDに発生するノイズの関係を
示す図、第６図、第７図はノイズを発生するメカ
ニズムを説明する図、第８図は第６図の出力部分
の等価回路図、第９図は第７図の出力波形図であ
る。 図において、１は内部トランジスタ、１１は出
力トランジスタ、２，１２はソース、３，１３は
ドレイン、４，１４はゲート、５，１５はソース
電極、６，１６はドレイン電極、７，１７は絶縁
膜、８，１８，２８，２８ａはミラー容量、２０
は入力端子、２２はｐチヤネルMOSトランジス
タ、２３はｎチヤネルMOSトランジスタ、１１
３は電源、１１４はGNDである。なお、各図中
の同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に構成された電界効果形半導体
素子を備え、この電界効果半導体素子を含む出力
回路を有し、前記出力回路は電源およびGNDに
接続され、前記出力回路を構成する電界効果形半
導体素子は、他の部分を構成する電界効果形半導
体素子に比べ、ゲート電極とドレイン拡散部分と
の重なりを大きくしたことを特徴とする半導体集
積回路装置。 ２ 出力回路を構成する電界効果形半導体素子
は、他の部分を構成する電界効果形半導体素子に
比べ、ソースおよびドレインの拡散深さを深くし
たことを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60262750A JPS62122263A (ja) | 1985-11-22 | 1985-11-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60262750A JPS62122263A (ja) | 1985-11-22 | 1985-11-22 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62122263A JPS62122263A (ja) | 1987-06-03 |
| JPH0351312B2 true JPH0351312B2 (ja) | 1991-08-06 |
Family
ID=17380063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60262750A Granted JPS62122263A (ja) | 1985-11-22 | 1985-11-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62122263A (ja) |
-
1985
- 1985-11-22 JP JP60262750A patent/JPS62122263A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62122263A (ja) | 1987-06-03 |
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