JPH0351924A - プロセッサ・スキャン制御方式 - Google Patents
プロセッサ・スキャン制御方式Info
- Publication number
- JPH0351924A JPH0351924A JP1187168A JP18716889A JPH0351924A JP H0351924 A JPH0351924 A JP H0351924A JP 1187168 A JP1187168 A JP 1187168A JP 18716889 A JP18716889 A JP 18716889A JP H0351924 A JPH0351924 A JP H0351924A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- scan
- bus
- maintenance
- processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Multi Processors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプロセッサ・スキャン制御方式に係り、特に共
通バスに接続されている複数のプロセッサ及びバスアー
ビタの保守等に好適なスキャン制御方式に関する． 〔従来の技術〕 従来、複数のプロセッサが存在するシステムについて、
保守プロセッサによって各プロセッサの保守や診断を行
う場合は、例えば特開昭６２−４４８５８号公報に記載
されているように、保守プロセッサから各プロセッサに
専用インタフェースを張り、対象レジスタ等のスキャン
イン・スキャンアウトは該専用インタフェースを介して
各プロセッサ対応に行うのが一般的であった。
通バスに接続されている複数のプロセッサ及びバスアー
ビタの保守等に好適なスキャン制御方式に関する． 〔従来の技術〕 従来、複数のプロセッサが存在するシステムについて、
保守プロセッサによって各プロセッサの保守や診断を行
う場合は、例えば特開昭６２−４４８５８号公報に記載
されているように、保守プロセッサから各プロセッサに
専用インタフェースを張り、対象レジスタ等のスキャン
イン・スキャンアウトは該専用インタフェースを介して
各プロセッサ対応に行うのが一般的であった。
上記従来技術は、保守プロセッサから各プロセッサを容
易に制御できる利点があるが、各プロセッサがＬＳＩ１
個程度で実現され、論理構或、インタフェース信号線数
が制限される場合はピンネックとなり、保守プロセッサ
からの一元的制御が困難であるという問題があった． 本発明の目的は、保守プロセッサによって複数のプロセ
ッサの保守等を行う場合、保守プロセッサからの専用イ
ンタフェースを必要最少限にとどめ、しかも制御が容易
に実現できるプロセッサ・スキャン制御方式を提供する
ことにある．〔課題を解決するための手段〕 上記目的を達或するために，本発明は、複数のプロセッ
サ及びバスアービタが共通バスに接続され，バスアービ
タによりバス使用権を受けたプロセッサ同士が共通バス
を用いてデータ転送等を行うシステムにおいて，前記複
数のプロセッサの一つに保９プロセッサを専用インタフ
ェースで接続し、該保守プロセッサに接続されたプロセ
ッサが保守プロセッサからの指示に従い、前記共通バス
を用いてプロセッサ群およびバスアービタのスキャンイ
ン・スキャンアウト制御を行うようにしたことである。
易に制御できる利点があるが、各プロセッサがＬＳＩ１
個程度で実現され、論理構或、インタフェース信号線数
が制限される場合はピンネックとなり、保守プロセッサ
からの一元的制御が困難であるという問題があった． 本発明の目的は、保守プロセッサによって複数のプロセ
ッサの保守等を行う場合、保守プロセッサからの専用イ
ンタフェースを必要最少限にとどめ、しかも制御が容易
に実現できるプロセッサ・スキャン制御方式を提供する
ことにある．〔課題を解決するための手段〕 上記目的を達或するために，本発明は、複数のプロセッ
サ及びバスアービタが共通バスに接続され，バスアービ
タによりバス使用権を受けたプロセッサ同士が共通バス
を用いてデータ転送等を行うシステムにおいて，前記複
数のプロセッサの一つに保９プロセッサを専用インタフ
ェースで接続し、該保守プロセッサに接続されたプロセ
ッサが保守プロセッサからの指示に従い、前記共通バス
を用いてプロセッサ群およびバスアービタのスキャンイ
ン・スキャンアウト制御を行うようにしたことである。
具体的には、前記保守プロセッサからスキャン指示があ
ると、前記保守プロセッサと専用インタフェースで接続
されているプロセッサは，前記バスアービタにスキャン
要求を送出し、前記バスアービタは前記スキャン要求を
受取ると，前記共通バスが開放状態になった時点で前記
プロセッサ群からの共通バス使用要求の受付けを禁止し
て全プロセッサにスキャン許可を送出し，全プロセッサ
は前記スキャン許可を受取ると共通バスがスキャン制御
用に切換ったことを認識し、該共通バスを介して，前記
保守プロセッサに接続されるプロセッサが送出するスキ
ャン指示でスキャン動作を行い、スキャン終了後、前記
プロセッサがスキャン要求を落とすと、前記バスアービ
タは前記スキャン許可を落とし、前記プロセッサ群から
の共通バス使用要求の受付けを再び開始することを特徴
とする． なお、前記バスアービタは前記プロセッサ群のいずれか
が兼ねるようにしてもよい． 〔作 用〕 保守プロセッサに接続されるプロセッサ以外のプロセッ
サについては、保守プロセッサからのスキャン指示を共
通バスを使用して実現するので、保守プロセッサとの専
用インタフェースを必要としない．従って，インタフェ
ース信号数の増加、保守プロセッサとの専用インタフェ
ース制御論理の増加を押えることが可能になる。
ると、前記保守プロセッサと専用インタフェースで接続
されているプロセッサは，前記バスアービタにスキャン
要求を送出し、前記バスアービタは前記スキャン要求を
受取ると，前記共通バスが開放状態になった時点で前記
プロセッサ群からの共通バス使用要求の受付けを禁止し
て全プロセッサにスキャン許可を送出し，全プロセッサ
は前記スキャン許可を受取ると共通バスがスキャン制御
用に切換ったことを認識し、該共通バスを介して，前記
保守プロセッサに接続されるプロセッサが送出するスキ
ャン指示でスキャン動作を行い、スキャン終了後、前記
プロセッサがスキャン要求を落とすと、前記バスアービ
タは前記スキャン許可を落とし、前記プロセッサ群から
の共通バス使用要求の受付けを再び開始することを特徴
とする． なお、前記バスアービタは前記プロセッサ群のいずれか
が兼ねるようにしてもよい． 〔作 用〕 保守プロセッサに接続されるプロセッサ以外のプロセッ
サについては、保守プロセッサからのスキャン指示を共
通バスを使用して実現するので、保守プロセッサとの専
用インタフェースを必要としない．従って，インタフェ
ース信号数の増加、保守プロセッサとの専用インタフェ
ース制御論理の増加を押えることが可能になる。
以下、本発明の一実施例について図面により詳細に説明
する。
する。
第１図は本発明の一実施例のブロック図を示す。
第ｌ図において、バスアービタ２、プロセッサ３，４，
５はデータパス７００，スタート制御バス８００、エン
ド制御バス９００に共通接続されている。なお、バスア
ービタ２はプロセッサ３，４，５の一つが兼ねてもよい
。保守プロセッサ１は専用インタフェース１０１でプロ
セッサ３と接続されている．各プロセッサ３，４．５は
バス制御部３１，４１．５１、データ転送部３２，４２
，５２、データバス出力選択回路３３，４３，５３、ス
キャン制御部３４，４４，５４．スキャンアウトデータ
選択回路３５，４５．５５を含み、プロセッサ３はさら
に保守プロセッサインタフェース制御部３７、スタート
制御出力選択回路３８、エンド制御出力選択回路３９を
含んでいる．クロックジェネレータ６のクロック６１は
バスアービタ２、プロセッサ３，４．５のクロック制御
部２６，３６，４６．５６が受取るようになっている。
５はデータパス７００，スタート制御バス８００、エン
ド制御バス９００に共通接続されている。なお、バスア
ービタ２はプロセッサ３，４，５の一つが兼ねてもよい
。保守プロセッサ１は専用インタフェース１０１でプロ
セッサ３と接続されている．各プロセッサ３，４．５は
バス制御部３１，４１．５１、データ転送部３２，４２
，５２、データバス出力選択回路３３，４３，５３、ス
キャン制御部３４，４４，５４．スキャンアウトデータ
選択回路３５，４５．５５を含み、プロセッサ３はさら
に保守プロセッサインタフェース制御部３７、スタート
制御出力選択回路３８、エンド制御出力選択回路３９を
含んでいる．クロックジェネレータ６のクロック６１は
バスアービタ２、プロセッサ３，４．５のクロック制御
部２６，３６，４６．５６が受取るようになっている。
第２図は一例として第ｌ図におけるプロセッサ４からプ
ロセッサ５へのデータ転送のタイムチャートを示したも
のである． プロセッサ４はデータ転送のため、バス制御部４１から
アクセス要求４１１をバスアービタ２へ送出する．バス
アービタ２は共通バス未使用時、アクセス許可４１２を
プロセッサ４へ返す。これにより，プロセッサ４はバス
制御部４１からスタート制御バス８００にプロセッサ５
へのデータ書込み指示情報を送出し、データ転送部４２
から書込みデータをデータバス出力選択回路４３を介し
てデータバス７００へ送出する．バスアービタ２はプロ
セッサ４からのスタート制御バス８００の情報をプロセ
ッサ５と同様に受取り，プロセッサ４のデータ転送サイ
クル数を把握し、データ転送が終了次第、他プロセッサ
からのアクセス要求を受付ける．プロセッサ５はスター
ト制御バス８００の情報に従い、データパス７００上の
データをデータ転送部５２で受取る．正常にデータの受
取りを終了すると、プロセッサ５はバス制御部５１から
バスアービタ２ヘアクセス要求５１１を送出し、バスア
ービタ２からアクセス許可５１２を受取ると、バス制御
部５１からエンド制御バス９００にプロセッサ４へのデ
ータ書込み正常終了の情報を送出する．この場合もバス
アービタ２はプロセッサ４と同様にエンド制御バス９０
０の情報を受取り、即バスを開放できることがわかると
、他プロセッサからのアクセス要求を受付ける。
ロセッサ５へのデータ転送のタイムチャートを示したも
のである． プロセッサ４はデータ転送のため、バス制御部４１から
アクセス要求４１１をバスアービタ２へ送出する．バス
アービタ２は共通バス未使用時、アクセス許可４１２を
プロセッサ４へ返す。これにより，プロセッサ４はバス
制御部４１からスタート制御バス８００にプロセッサ５
へのデータ書込み指示情報を送出し、データ転送部４２
から書込みデータをデータバス出力選択回路４３を介し
てデータバス７００へ送出する．バスアービタ２はプロ
セッサ４からのスタート制御バス８００の情報をプロセ
ッサ５と同様に受取り，プロセッサ４のデータ転送サイ
クル数を把握し、データ転送が終了次第、他プロセッサ
からのアクセス要求を受付ける．プロセッサ５はスター
ト制御バス８００の情報に従い、データパス７００上の
データをデータ転送部５２で受取る．正常にデータの受
取りを終了すると、プロセッサ５はバス制御部５１から
バスアービタ２ヘアクセス要求５１１を送出し、バスア
ービタ２からアクセス許可５１２を受取ると、バス制御
部５１からエンド制御バス９００にプロセッサ４へのデ
ータ書込み正常終了の情報を送出する．この場合もバス
アービタ２はプロセッサ４と同様にエンド制御バス９０
０の情報を受取り、即バスを開放できることがわかると
、他プロセッサからのアクセス要求を受付ける。
尚、この一連の動作は、クロックジェネレータ６から発
生するクロック６ｌをバスアービタ２，各プロセッサ３
，４．５内のクロック制御部２６，３６，４６，５６で
受けて、保守プロセッサ王と専用インタフェース（以下
、保守プロセッサインタフェースと呼ぶ）１０工で接続
されているプロセッサ３内の保守プロセッサインタフェ
ース制御部３７からのクロック活性化信号３７１が送出
されている時に可能になる． 第３図乃至第５図は第２図で説明したデータ転送制御に
用いるデータバス７００、スタート制御バス８００，エ
ンド制御バス９００を共用して、一例としてプロセッサ
５をスキャン制御する場合のタイムチャートである。第
６図はプロセッサ５のスキャン対象レジスタとスキャン
制御部５４、スキャンアウトデータ選択回路５５の詳細
構成図である． 保守プロセッサ１から保守プロセッサインタフェース１
０１を介してプロセッサ３に保守プロセッサ５のスキャ
ン指示（スキャンインであればスキャンデー夕も送られ
る）があると、保守プロセッサインタフェース制御部３
７がバスアービタ２ヘスキャン要求３７２を送出する。
生するクロック６ｌをバスアービタ２，各プロセッサ３
，４．５内のクロック制御部２６，３６，４６，５６で
受けて、保守プロセッサ王と専用インタフェース（以下
、保守プロセッサインタフェースと呼ぶ）１０工で接続
されているプロセッサ３内の保守プロセッサインタフェ
ース制御部３７からのクロック活性化信号３７１が送出
されている時に可能になる． 第３図乃至第５図は第２図で説明したデータ転送制御に
用いるデータバス７００、スタート制御バス８００，エ
ンド制御バス９００を共用して、一例としてプロセッサ
５をスキャン制御する場合のタイムチャートである。第
６図はプロセッサ５のスキャン対象レジスタとスキャン
制御部５４、スキャンアウトデータ選択回路５５の詳細
構成図である． 保守プロセッサ１から保守プロセッサインタフェース１
０１を介してプロセッサ３に保守プロセッサ５のスキャ
ン指示（スキャンインであればスキャンデー夕も送られ
る）があると、保守プロセッサインタフェース制御部３
７がバスアービタ２ヘスキャン要求３７２を送出する。
バスアービタ２は共通バス７００，８００，９００が開
放状態であるとき，スキャン許可３７３を全プロセッサ
に送出し、更シこ全プロセッサからのアクセス要求受付
を抑止する．このスキャン許可３７３によって、バスア
ービタ２および全プロセッサ３，４，５は共通バス７０
０，８００，９００がスキャン制御用に切換わったこと
を認識する。
放状態であるとき，スキャン許可３７３を全プロセッサ
に送出し、更シこ全プロセッサからのアクセス要求受付
を抑止する．このスキャン許可３７３によって、バスア
ービタ２および全プロセッサ３，４，５は共通バス７０
０，８００，９００がスキャン制御用に切換わったこと
を認識する。
プロセッサ３のスキャン制御部３４は，スキャン許可３
７３によってスタート制御出力選択回路３８、エンド制
御出力選択回路３９を選択信号３４２によって保守プロ
セッサインタフェース制御部３７からのスキャン制御信
号３７４を選択するようにする．その後，保守プロセッ
サインタフェース制御部３７はクロック活性化信号３７
１を落として，自分自身以外のバスアーバタ２、プロセ
ッサ３，４．５へのクロック供給を抑止し，スタート制
御選択回路３８、エンド制御出力選択回路３９を介して
スキャン制御信号３７４をスタート制御バス８００とエ
ンド制御バス９００に送出する。即ち，スタート制御バ
ス８００には、プロセッサ５へのスキャン信号として、
スキャンインであれば、第４図のようにプロセッサ５の
選択信号とスキャンイン指示信号，スキャントリガ信号
を送出する。スキャンアウトであれば、第５図のように
プロセッサ５の選択信号とスキャンアウト指示信号を送
出し、スキャントリガ信号は送出されない．また、エン
ド制御バス９００には、プロセッサ５内のスキャン対象
レジスタアドレスが送出される。
７３によってスタート制御出力選択回路３８、エンド制
御出力選択回路３９を選択信号３４２によって保守プロ
セッサインタフェース制御部３７からのスキャン制御信
号３７４を選択するようにする．その後，保守プロセッ
サインタフェース制御部３７はクロック活性化信号３７
１を落として，自分自身以外のバスアーバタ２、プロセ
ッサ３，４．５へのクロック供給を抑止し，スタート制
御選択回路３８、エンド制御出力選択回路３９を介して
スキャン制御信号３７４をスタート制御バス８００とエ
ンド制御バス９００に送出する。即ち，スタート制御バ
ス８００には、プロセッサ５へのスキャン信号として、
スキャンインであれば、第４図のようにプロセッサ５の
選択信号とスキャンイン指示信号，スキャントリガ信号
を送出する。スキャンアウトであれば、第５図のように
プロセッサ５の選択信号とスキャンアウト指示信号を送
出し、スキャントリガ信号は送出されない．また、エン
ド制御バス９００には、プロセッサ５内のスキャン対象
レジスタアドレスが送出される。
バスアービタ２および各プロセッサ３，４．５は、この
スタート制御バス８００、エンド制御バス９００上のス
キャン制御情報をスキャン制御部３４，４４．５４ （
バスアービタ２にも同様のものが存在する）において受
取り、自プロセッサへのスキャンであるか解読する。
スタート制御バス８００、エンド制御バス９００上のス
キャン制御情報をスキャン制御部３４，４４．５４ （
バスアービタ２にも同様のものが存在する）において受
取り、自プロセッサへのスキャンであるか解読する。
いま、プロセッサ５へのスキャンインであるとすると、
プロセッサ３のスキャン制御部３４は，スキャンインと
いうことで選択信号３４１により、保守プロセッサイン
タフェース制御部３７からのスキャンインデータ３７５
を、データパス出力選択回路３３を介してデータパス７
００へ送出する。
プロセッサ３のスキャン制御部３４は，スキャンインと
いうことで選択信号３４１により、保守プロセッサイン
タフェース制御部３７からのスキャンインデータ３７５
を、データパス出力選択回路３３を介してデータパス７
００へ送出する。
一方、プロセッサ５では、スキャン制御部５４において
，第６図に示すようにスキャン許可信号とプロセッサ５
の選択信号をＡＮＤゲート５４一ａで論理積をとり、更
にスキャン対象アドレスをデコーダ５４−ｂでデコード
し、ＡＮＤゲード５４−ｃで論理積をとることで、対象
レジスタ５８−ａへのスキャンであることを認識する．
このＡＮＤゲート５４−ｃの出力で、対象レジスタ５８
−ａの入力データ選択回路５８−ｂにおいて、データバ
ス７００上のスキャンインデータを選択する。更にＡＮ
Ｄゲート５４−ｃの出力とスキャンイン信号，スキャン
トリガの論理積出力をＡＮＤゲート５４−ｄからＯＲゲ
ート５８一〇を介して対象レジスタ５８−ａのクロック
端子に送出することで、スキャンインデータを対象レジ
スタ５８一ａに設定する。尚、ＡＮＤゲート５８−ｄの
入力ＣＫｉは第１図のプロセッサ５内のクロック制御部
５６からのクロツクであり、クロック活性化信号３７１
が落ちているので、クロックは送出されていない。
，第６図に示すようにスキャン許可信号とプロセッサ５
の選択信号をＡＮＤゲート５４一ａで論理積をとり、更
にスキャン対象アドレスをデコーダ５４−ｂでデコード
し、ＡＮＤゲード５４−ｃで論理積をとることで、対象
レジスタ５８−ａへのスキャンであることを認識する．
このＡＮＤゲート５４−ｃの出力で、対象レジスタ５８
−ａの入力データ選択回路５８−ｂにおいて、データバ
ス７００上のスキャンインデータを選択する。更にＡＮ
Ｄゲート５４−ｃの出力とスキャンイン信号，スキャン
トリガの論理積出力をＡＮＤゲート５４−ｄからＯＲゲ
ート５８一〇を介して対象レジスタ５８−ａのクロック
端子に送出することで、スキャンインデータを対象レジ
スタ５８一ａに設定する。尚、ＡＮＤゲート５８−ｄの
入力ＣＫｉは第１図のプロセッサ５内のクロック制御部
５６からのクロツクであり、クロック活性化信号３７１
が落ちているので、クロックは送出されていない。
次にスキャンアウトの場合、スキャン制御部５４におい
て，プロセッサ５では、第６図に示すようにＡＮＤゲー
ト５４−ａの出力とスタート制御バス８００上のスキャ
ンアウトをＡＮＤゲート５４−ｅで論理積をとり、スキ
ャンアウトデータの選択指示５４１として第１図におけ
るデータバス出力選択回路５３へ送出する。対象レジス
タ５８一ａの出力は、スキャンアウトデータ選択回路５
５において、ＡＮＤゲート５４−ｃの出力とＡＮＤゲー
ト５５−ａで論理積をとられ、ＯＲゲート５５−ｂを介
してデータバス出力選択回路５３で選択され，データパ
ス７００へ送出される。このデータパス７００上のスキ
ャンアウトデータをプロセッサ３の保守プロセッサイン
タフェース３７が取込む． スキャン動作が終了すると，プロセッサ３の保守プロセ
ッサインタフェース制御部３７は第２図のようにクロッ
ク活性化信号３７１を送出し、更にスキャン要求３７２
を落とす。これによりバスアービタ２はスキャン許可３
７３を落とし、再び各プロセッサからアクセス要求の受
付けを開始する。尚、スキャン要求３７２を落とした保
守プロセッサインタフェース制御部７は保守プロセッサ
１へ保守プロセッサインタフェース１０１を介して、ス
キャン終了を報告する。スキャンアウトであれば，保守
プロセッサ１はスキャンアウトデータも保守プロセッサ
インタフェース制御部３７から読出す。
て，プロセッサ５では、第６図に示すようにＡＮＤゲー
ト５４−ａの出力とスタート制御バス８００上のスキャ
ンアウトをＡＮＤゲート５４−ｅで論理積をとり、スキ
ャンアウトデータの選択指示５４１として第１図におけ
るデータバス出力選択回路５３へ送出する。対象レジス
タ５８一ａの出力は、スキャンアウトデータ選択回路５
５において、ＡＮＤゲート５４−ｃの出力とＡＮＤゲー
ト５５−ａで論理積をとられ、ＯＲゲート５５−ｂを介
してデータバス出力選択回路５３で選択され，データパ
ス７００へ送出される。このデータパス７００上のスキ
ャンアウトデータをプロセッサ３の保守プロセッサイン
タフェース３７が取込む． スキャン動作が終了すると，プロセッサ３の保守プロセ
ッサインタフェース制御部３７は第２図のようにクロッ
ク活性化信号３７１を送出し、更にスキャン要求３７２
を落とす。これによりバスアービタ２はスキャン許可３
７３を落とし、再び各プロセッサからアクセス要求の受
付けを開始する。尚、スキャン要求３７２を落とした保
守プロセッサインタフェース制御部７は保守プロセッサ
１へ保守プロセッサインタフェース１０１を介して、ス
キャン終了を報告する。スキャンアウトであれば，保守
プロセッサ１はスキャンアウトデータも保守プロセッサ
インタフェース制御部３７から読出す。
上記説明ではプロセッサ５へのスキャン制御について述
べたが、他プロセッサ３，４、更にバスアービタ２につ
いても同様に実現される。
べたが、他プロセッサ３，４、更にバスアービタ２につ
いても同様に実現される。
以上説明したように、本発明によれば、保守プロセッサ
によって複数のプロセッサの保守等を行う際，共通バス
に該複数のプロセッサが接続される場合、いずれか一つ
のプロセッサに保守プロセッサとのインタフェースを接
続させるだけでよく，他プロセッサにはスキャン制御用
に新たにインタフェニスを設けることなく実現できる。
によって複数のプロセッサの保守等を行う際，共通バス
に該複数のプロセッサが接続される場合、いずれか一つ
のプロセッサに保守プロセッサとのインタフェースを接
続させるだけでよく，他プロセッサにはスキャン制御用
に新たにインタフェニスを設けることなく実現できる。
第１図は本発明の一実施例のブロック図、第２図は第１
図におけるプロセッサ４からプロセッサ５へのデータ転
送のタイムチャート、第３図は第ｌ図の共通バスをスキ
ャン制御に切換えた場合のタイムチャート、第４図はス
キャンイン時のスタート制御バスの内容を示す図，第５
図はスキャンアウト時のスタート制御バスの内容を示す
図、第６図は第１図のプロセッサ５のスキャン対象レジ
スタと周辺論理構或例を示す図である。 工・・・保守プロセッサ、 ２・・・バスアービタ、
３，４，５・・・プロセッサ， ３１，４１．５１・
・・バス制御部． ３２，４２，５２・・・データ転
送部、 ３３，４３，５３・・・データバス出力選択回
路． ３４，４４．５４・・・スキャン制御部、３５
，４５．５５・・・スキャンアウトデータ選択回路、
２６，３６，４６，５６・・・クロック制御部、 ３７
・・・保守プロセッサインタフェース制御部、 ３８・
・・スタート制御出力選択回路，３９・・・エンド制御
出力選択回路、 ６・・・クロックジェネレータ， １
０ｌ・・・保守プロセッサインタフェース、 ７００
・・・データパス、８００・・・スタート制御バス、
９００・・・エント制御バス。 第３図 ７’ｏｆ！ツサ５Ｌ！Ｆ．． スキＶコイン スキャ冫Ｌリカ゛ ７０ロヒ−／＋ｊ５遂！ム ス〜ヤンアｌ′＞１ ７＋ヤニトリウ゛ 紫４図 一一ｒ一一一一Ｎ一 一一Ｆ一一−一）一 一一−一一一ｒ〜一一 第５図 一一Ｉ一一一一Ｖ−
図におけるプロセッサ４からプロセッサ５へのデータ転
送のタイムチャート、第３図は第ｌ図の共通バスをスキ
ャン制御に切換えた場合のタイムチャート、第４図はス
キャンイン時のスタート制御バスの内容を示す図，第５
図はスキャンアウト時のスタート制御バスの内容を示す
図、第６図は第１図のプロセッサ５のスキャン対象レジ
スタと周辺論理構或例を示す図である。 工・・・保守プロセッサ、 ２・・・バスアービタ、
３，４，５・・・プロセッサ， ３１，４１．５１・
・・バス制御部． ３２，４２，５２・・・データ転
送部、 ３３，４３，５３・・・データバス出力選択回
路． ３４，４４．５４・・・スキャン制御部、３５
，４５．５５・・・スキャンアウトデータ選択回路、
２６，３６，４６，５６・・・クロック制御部、 ３７
・・・保守プロセッサインタフェース制御部、 ３８・
・・スタート制御出力選択回路，３９・・・エンド制御
出力選択回路、 ６・・・クロックジェネレータ， １
０ｌ・・・保守プロセッサインタフェース、 ７００
・・・データパス、８００・・・スタート制御バス、
９００・・・エント制御バス。 第３図 ７’ｏｆ！ツサ５Ｌ！Ｆ．． スキＶコイン スキャ冫Ｌリカ゛ ７０ロヒ−／＋ｊ５遂！ム ス〜ヤンアｌ′＞１ ７＋ヤニトリウ゛ 紫４図 一一ｒ一一一一Ｎ一 一一Ｆ一一−一）一 一一−一一一ｒ〜一一 第５図 一一Ｉ一一一一Ｖ−
Claims (3)
- （１）複数のプロセッサ及びバスアービタが共通バスに
接続され、バスアービタによりバス使用権を受けたプロ
セッサ同士が共通バスを用いてデータ転送等を行うシス
テムにおいて、 前記複数のプロセッサの一つに保守プロセッサを専用イ
ンタフェースを介して接続し、該保守プロセッサに接続
されたプロセッサが保守プロセッサからの指示に従い、
前記共通バスを用いてプロセッサ群およびバスアービタ
のスキャンイン・スキャンアウト制御を行うことを特徴
とするプロセッサ・スキャン制御方式。 - （２）前記保守プロセッサからスキャン指示があると、
前記保守プロセッサと専用インタフェースで接続されて
いるプロセッサは、前記バスアービタにスキャン要求を
送出し、前記バスアービタは前記スキャン要求を受取る
と、前記共通バスが開放状態になった時点でプロセッサ
群からの共通バス使用要求の受付けを禁止して全プロセ
ッサにスキャン許可を送出し、全プロセッサは前記スキ
ャン許可を受取ると共通バスがスキャン制御用に切換っ
たことを認識し、該共通バスを介して、前記保守プロセ
ッサに接続されるプロセッサが送出するスキャン指示で
スキャン動作を行うことを特徴とする請求項（１）記載
のプロセッサ・スキャン制御方式。 - （３）前記複数のプロセッサのいずれかが前記バスアー
ビタを兼ねることを特徴とする請求項（１）もしくは（
２）記載のプロセッサ・スキャン制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187168A JPH0682327B2 (ja) | 1989-07-19 | 1989-07-19 | プロセッサ・スキャン制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187168A JPH0682327B2 (ja) | 1989-07-19 | 1989-07-19 | プロセッサ・スキャン制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0351924A true JPH0351924A (ja) | 1991-03-06 |
| JPH0682327B2 JPH0682327B2 (ja) | 1994-10-19 |
Family
ID=16201309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1187168A Expired - Fee Related JPH0682327B2 (ja) | 1989-07-19 | 1989-07-19 | プロセッサ・スキャン制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682327B2 (ja) |
-
1989
- 1989-07-19 JP JP1187168A patent/JPH0682327B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682327B2 (ja) | 1994-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5584010A (en) | Direct memory access control device and method in a multiprocessor system accessing local and shared memory | |
| US4381542A (en) | System for interrupt arbitration | |
| US4737932A (en) | Processor | |
| US4920486A (en) | Distributed arbitration apparatus and method for shared bus | |
| US5119480A (en) | Bus master interface circuit with transparent preemption of a data transfer operation | |
| US5555425A (en) | Multi-master bus arbitration system in which the address and data lines of the bus may be separately granted to individual masters | |
| US5991843A (en) | Method and system for concurrent computer transaction processing | |
| GB2286910A (en) | Apparatus and method for prefetching data to load buffers in a bridge between two buses in a computer | |
| CA2071301A1 (en) | Error detection and recovery in a dma controller | |
| GB1491520A (en) | Computer with i/o control | |
| US4780822A (en) | Semaphore circuit for shared memory cells | |
| US5159263A (en) | Lsi system having a test facilitating circuit | |
| JPH02224140A (ja) | 割込試験装置 | |
| US5201051A (en) | Apparatus for interrupt detection and arbitration | |
| US5132973A (en) | Testable embedded RAM arrays for bus transaction buffering | |
| US6026455A (en) | Architecture and method for providing guaranteed access for a retrying bus master to a data transfer bridge connecting two buses in a computer system | |
| US5799161A (en) | Method and apparatus for concurrent data routing | |
| US4740910A (en) | Multiprocessor system | |
| JPH0351924A (ja) | プロセッサ・スキャン制御方式 | |
| US5943509A (en) | Small size inter-processor data transfer system | |
| US5175832A (en) | Modular memory employing varying number of imput shift register stages | |
| US7076676B2 (en) | Sequence alignment logic for generating output representing the slowest from group write slaves response inputs | |
| JPS6242306B2 (ja) | ||
| EP1193606B1 (en) | Apparatus and method for a host port interface unit in a digital signal processing unit | |
| JPH05204832A (ja) | Ｄｍａバス調停方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |