JPH0682327B2 - プロセッサ・スキャン制御方式 - Google Patents
プロセッサ・スキャン制御方式Info
- Publication number
- JPH0682327B2 JPH0682327B2 JP1187168A JP18716889A JPH0682327B2 JP H0682327 B2 JPH0682327 B2 JP H0682327B2 JP 1187168 A JP1187168 A JP 1187168A JP 18716889 A JP18716889 A JP 18716889A JP H0682327 B2 JPH0682327 B2 JP H0682327B2
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- JP
- Japan
- Prior art keywords
- processor
- scan
- bus
- processors
- maintenance
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプロセッサ・スキャン制御方式に係り、特に共
通バスに接続されている複数のプロセッサ及びバスアー
ビタの保守等に好適なスキャン制御方式に関する。
通バスに接続されている複数のプロセッサ及びバスアー
ビタの保守等に好適なスキャン制御方式に関する。
従来、複数のプロセッサが存在するシステムについて、
保守プロセッサによって各プロセッサの保守や診断を行
う場合は、例えば特開昭62-44858号公報に記載されてい
るように、保守プロセッサから各プロセッサに専用イン
タフェースを張り、対象レジスタ等のスキャンイン・ス
キャンアウトは該専用インタフェースを介して各プロセ
ッサ対応に行うのが一般的である。
保守プロセッサによって各プロセッサの保守や診断を行
う場合は、例えば特開昭62-44858号公報に記載されてい
るように、保守プロセッサから各プロセッサに専用イン
タフェースを張り、対象レジスタ等のスキャンイン・ス
キャンアウトは該専用インタフェースを介して各プロセ
ッサ対応に行うのが一般的である。
上記従来技術は、保守プロセッサから各プロセッサを容
易に制御できる利点があるが、各プロセッサがLSI1個程
度で実現され、論理構成、インタフェース信号線数が制
限される場合はピンネックとなり、保守プロセッサから
の一元的制御が困難であるという問題があった。
易に制御できる利点があるが、各プロセッサがLSI1個程
度で実現され、論理構成、インタフェース信号線数が制
限される場合はピンネックとなり、保守プロセッサから
の一元的制御が困難であるという問題があった。
本発明の目的は、保守プロセッサによって複数のプロセ
ッサの保守等を行う場合、保守プロセッサからの専用イ
ンタフェースを必要最少限にとどめ、しかも制御が容易
に実現できるプロセッサ・スキャン制御方式を提供する
ことにある。
ッサの保守等を行う場合、保守プロセッサからの専用イ
ンタフェースを必要最少限にとどめ、しかも制御が容易
に実現できるプロセッサ・スキャン制御方式を提供する
ことにある。
上記目的を達成するために、本発明は、複数のプロセッ
サ及びバスアービタが共通バスに接続され、バスアービ
タによりバス使用権を受けたプロセッサ同士が共通バス
を用いてデータ転送等を行うシステムにおいて、前記複
数のプロセッサの一つに保守プロセッサを専用インタフ
ェースで接続し、該保守プロセッサに接続されたプロセ
ッサが保守プロセッサからの指示に従い、前記共通バス
を用いてプロセッサ群およびバスアービタのスキャンイ
ン・スキャンアウト制御を行うようにしたことである。
サ及びバスアービタが共通バスに接続され、バスアービ
タによりバス使用権を受けたプロセッサ同士が共通バス
を用いてデータ転送等を行うシステムにおいて、前記複
数のプロセッサの一つに保守プロセッサを専用インタフ
ェースで接続し、該保守プロセッサに接続されたプロセ
ッサが保守プロセッサからの指示に従い、前記共通バス
を用いてプロセッサ群およびバスアービタのスキャンイ
ン・スキャンアウト制御を行うようにしたことである。
具体的には、前記保守プロセッサからスキャン指示があ
ると、前記保守プロセッサと専用インタフェースで接続
されているプロセッサは、前記バスアービタにスキャン
要求を送出し、前記バスアービタは前記スキャン要求を
受取ると、前記共通バスが開放状態になった時点で前記
プロセッサ群からの共通バス使用要求の受付けを禁止し
て全プロセッサにスキャン許可を送出し、全プロセッサ
は前記スキャン許可を受取ると共通バスがスキャン制御
用に切換ったことを認識し、該共通バスを介して、前記
保守プロセッサに接続されるプロセッサが送出するスキ
ャン指示でスキャン動作を行い、スキャン終了後、前記
プロセッサがスキャン要求を落とすと、前記バスアービ
タは前記スキャン許可を落とし、前記プロセッサ群から
の共通バス使用要求の受付けを再び開始することを特徴
とする。
ると、前記保守プロセッサと専用インタフェースで接続
されているプロセッサは、前記バスアービタにスキャン
要求を送出し、前記バスアービタは前記スキャン要求を
受取ると、前記共通バスが開放状態になった時点で前記
プロセッサ群からの共通バス使用要求の受付けを禁止し
て全プロセッサにスキャン許可を送出し、全プロセッサ
は前記スキャン許可を受取ると共通バスがスキャン制御
用に切換ったことを認識し、該共通バスを介して、前記
保守プロセッサに接続されるプロセッサが送出するスキ
ャン指示でスキャン動作を行い、スキャン終了後、前記
プロセッサがスキャン要求を落とすと、前記バスアービ
タは前記スキャン許可を落とし、前記プロセッサ群から
の共通バス使用要求の受付けを再び開始することを特徴
とする。
なお、前記バスアービタは前記プロセッサ群のいずれか
が兼ねるようにしてもよい。
が兼ねるようにしてもよい。
保守プロセッサに接続されるプロセッサ以外のプロセッ
サについては、保守プロセッサからのスキャン指示を共
通バスを使用して実現するので、保守プロセッサとの専
用インタフェースを必要としない。従って、インタフェ
ース信号数の増加、保守プロセッサとの専用インタフェ
ース制御論理の増加を押えることが可能になる。
サについては、保守プロセッサからのスキャン指示を共
通バスを使用して実現するので、保守プロセッサとの専
用インタフェースを必要としない。従って、インタフェ
ース信号数の増加、保守プロセッサとの専用インタフェ
ース制御論理の増加を押えることが可能になる。
以下、本発明の一実施例について図面により詳細に説明
する。
する。
第１図は本発明の一実施例のブロック図を示す。第１図
において、バスアービタ２、プロセッサ3,4,5はデータ
バス700、スタート制御バス800、エンド制御バス900に
共通接続されている。なお、バスアービタ２はプロセッ
サ3,4,5の一つが兼ねてもよい。保守プロセッサ１は専
用インタフェース101でプロセッサ３と接続されてい
る。各プロセッサ3,4,5はバス制御部31,41,51、データ
転送部32,42,52、データバス出力選択回路33,43,53、ス
キャン制御部34,44,54、スキャンアウトデータ選択回路
35,45,55を含み、プロセッサ３はさらに保守プロセッサ
インタフェース制御部37、スタート制御出力選択回路3
8、エンド制御出力選択回路39を含んでいる。クロック
ジェネレータ６のクロック61はバスアービタ２、プロセ
ッサ3,4,5のクロック制御部26,36,46,56が受取るように
なっている。
において、バスアービタ２、プロセッサ3,4,5はデータ
バス700、スタート制御バス800、エンド制御バス900に
共通接続されている。なお、バスアービタ２はプロセッ
サ3,4,5の一つが兼ねてもよい。保守プロセッサ１は専
用インタフェース101でプロセッサ３と接続されてい
る。各プロセッサ3,4,5はバス制御部31,41,51、データ
転送部32,42,52、データバス出力選択回路33,43,53、ス
キャン制御部34,44,54、スキャンアウトデータ選択回路
35,45,55を含み、プロセッサ３はさらに保守プロセッサ
インタフェース制御部37、スタート制御出力選択回路3
8、エンド制御出力選択回路39を含んでいる。クロック
ジェネレータ６のクロック61はバスアービタ２、プロセ
ッサ3,4,5のクロック制御部26,36,46,56が受取るように
なっている。
第２図は一例として第１図におけるプロセッサ４からプ
ロセッサ５へのデータ転送のタイムチャートを示したも
のである。
ロセッサ５へのデータ転送のタイムチャートを示したも
のである。
プロセッサ４はデータ転送のため、バス制御部41からア
クセス要求411をバスアービタ２へ送出する。バスアー
ビタ２は共通バス未使用時、アクセス許可412をプロセ
ッサ４へ返す。これにより、プロセッサ４はバス制御部
41からスタート制御バス800にプロセッサ５へのデータ
書込み指示情報を送出し、データ転送部42から書込みデ
ータをデータバス出力選択回路43を介してデータバス70
0へ送出する。バスアービタ２はプロセッサ４からのス
タート制御バス800の情報をプロセッサ５と同様に受取
り、プロセッサ４のデータ転送サイクル数を把握し、デ
ータ転送が終了次第、他プロセッサからのアクセス要求
を受付ける。プロセッサ５はスタート制御バス800の情
報に従い、データバス700上のデータをデータ転送部52
で受取る。正常にデータの受取りを終了すると、プロセ
ッサ５はバス制御部51からバスアービタ２へアクセス要
求511を送出し、バスアービタ２からアクセス許可512を
受取ると、バス制御部51からエンド制御バス900にプロ
セッサ４へのデータ書込み正常終了の情報を送出する。
この場合もバスアービタ２はプロセッサ４と同様にエン
ド制御バス900の情報を受取り、即バスを開放できるこ
とがわかると、他プロセッサからのアクセス要求を受付
ける。
クセス要求411をバスアービタ２へ送出する。バスアー
ビタ２は共通バス未使用時、アクセス許可412をプロセ
ッサ４へ返す。これにより、プロセッサ４はバス制御部
41からスタート制御バス800にプロセッサ５へのデータ
書込み指示情報を送出し、データ転送部42から書込みデ
ータをデータバス出力選択回路43を介してデータバス70
0へ送出する。バスアービタ２はプロセッサ４からのス
タート制御バス800の情報をプロセッサ５と同様に受取
り、プロセッサ４のデータ転送サイクル数を把握し、デ
ータ転送が終了次第、他プロセッサからのアクセス要求
を受付ける。プロセッサ５はスタート制御バス800の情
報に従い、データバス700上のデータをデータ転送部52
で受取る。正常にデータの受取りを終了すると、プロセ
ッサ５はバス制御部51からバスアービタ２へアクセス要
求511を送出し、バスアービタ２からアクセス許可512を
受取ると、バス制御部51からエンド制御バス900にプロ
セッサ４へのデータ書込み正常終了の情報を送出する。
この場合もバスアービタ２はプロセッサ４と同様にエン
ド制御バス900の情報を受取り、即バスを開放できるこ
とがわかると、他プロセッサからのアクセス要求を受付
ける。
尚、この一連の動作は、クロックジェネレータ６から発
生するクロック61をバスアービタ２、各プロセッサ3,4,
5内のクロック制御部26,36,46,56で受けて、保守プロセ
ッサ１と専用インタフェース（以下、保守プロセッサイ
ンタフェースと呼ぶ）101で接続されているプロセッサ
３内の保守プロセッサインタフェース制御部37からのク
ロック活性化信号371が送出されている時に可能にな
る。
生するクロック61をバスアービタ２、各プロセッサ3,4,
5内のクロック制御部26,36,46,56で受けて、保守プロセ
ッサ１と専用インタフェース（以下、保守プロセッサイ
ンタフェースと呼ぶ）101で接続されているプロセッサ
３内の保守プロセッサインタフェース制御部37からのク
ロック活性化信号371が送出されている時に可能にな
る。
第３図乃至第５図は第２図で説明したデータ転送制御に
用いるデータバス700、スタート制御バス800、エンド制
御バス900を共用して、一例としてプロセッサ５をスキ
ャン制御する場合のタイムチャートである。第６図はプ
ロセッサ５のスキャン対象レジスタとスキャン制御部5
4、スキャンアウトデータ選択回路55の詳細構成図であ
る。
用いるデータバス700、スタート制御バス800、エンド制
御バス900を共用して、一例としてプロセッサ５をスキ
ャン制御する場合のタイムチャートである。第６図はプ
ロセッサ５のスキャン対象レジスタとスキャン制御部5
4、スキャンアウトデータ選択回路55の詳細構成図であ
る。
保守プロセッサ１から保守プロセッサインタフェース10
1を介してプロセッサ３に保守プロセッサ５のスキャン
指示（スキャンインであればスキャンデータも送られ
る）があると、保守プロセッサインタフェース制御部37
がバスアービタ２へスキャン要求372を送出する。バス
アービタ２は共通バス700,800,900が開放状態であると
き、スキャン許可373を全プロセッサに送出し、更に全
プロセッサからのアクセス要求受付を抑止する。このス
キャン許可373によって、バスアービタ２および全プロ
セッサ3,4,5は共通バス700,800,900がスキャン制御用に
切換わったことを認識する。
1を介してプロセッサ３に保守プロセッサ５のスキャン
指示（スキャンインであればスキャンデータも送られ
る）があると、保守プロセッサインタフェース制御部37
がバスアービタ２へスキャン要求372を送出する。バス
アービタ２は共通バス700,800,900が開放状態であると
き、スキャン許可373を全プロセッサに送出し、更に全
プロセッサからのアクセス要求受付を抑止する。このス
キャン許可373によって、バスアービタ２および全プロ
セッサ3,4,5は共通バス700,800,900がスキャン制御用に
切換わったことを認識する。
プロセッサ３のスキャン制御部34は、スキャン許可373
によってスタート制御出力選択回路38、エンド制御出力
選択回路39を選択信号342によって保守プロセッサイン
タフェース制御部37からのスキャン制御信号374を選択
するようにする。その後、保守プロセッサインタフェー
ス制御部37はクロック活性化信号371を落として、自分
自身以外のバスアービタ２、プロセッサ3,4,5へのクロ
ック供給を抑止し、スタート制御選択回路38、エンド制
御出力選択回路39を介してスキャン制御信号374をスタ
ート制御バス800とエンド制御バス900に送出する。即
ち、スタート制御バス800には、プロセッサ５へのスキ
ャン信号として、スキャンインであれば、第４図のよう
にプロセッサ５の選択信号とスキャンイン指示信号、ス
キャントリガ信号を送出する。スキャンアウトであれ
ば、第５図のようにプロセッサ５の選択信号とスキャン
アウト指示信号を送出し、スキャントリガ信号は送出さ
れない。また、エンド制御バス900には、プロセッサ５
内のスキャン対象レジスタアドレスが送出される。
によってスタート制御出力選択回路38、エンド制御出力
選択回路39を選択信号342によって保守プロセッサイン
タフェース制御部37からのスキャン制御信号374を選択
するようにする。その後、保守プロセッサインタフェー
ス制御部37はクロック活性化信号371を落として、自分
自身以外のバスアービタ２、プロセッサ3,4,5へのクロ
ック供給を抑止し、スタート制御選択回路38、エンド制
御出力選択回路39を介してスキャン制御信号374をスタ
ート制御バス800とエンド制御バス900に送出する。即
ち、スタート制御バス800には、プロセッサ５へのスキ
ャン信号として、スキャンインであれば、第４図のよう
にプロセッサ５の選択信号とスキャンイン指示信号、ス
キャントリガ信号を送出する。スキャンアウトであれ
ば、第５図のようにプロセッサ５の選択信号とスキャン
アウト指示信号を送出し、スキャントリガ信号は送出さ
れない。また、エンド制御バス900には、プロセッサ５
内のスキャン対象レジスタアドレスが送出される。
バスアービタ２および各プロセッサ3,4,5は、このスタ
ート制御バス800、エンド制御バス900上のスキャン制御
情報をスキャン制御部34,44,54（バスアービタ２にも同
様のものが存在する）において受取り、自プロセッサへ
のスキャンであるかが解読する。
ート制御バス800、エンド制御バス900上のスキャン制御
情報をスキャン制御部34,44,54（バスアービタ２にも同
様のものが存在する）において受取り、自プロセッサへ
のスキャンであるかが解読する。
いま、プロセッサ５へのスキャンインであるとすると、
プロセッサ３のスキャン制御部34は、スキャンインとい
うことで選択信号341により、保守プロセッサインタフ
ェース制御部37からのスキャンインデータ375を、デー
タバス出力選択回路33を介してデータバス700へ送出す
る。
プロセッサ３のスキャン制御部34は、スキャンインとい
うことで選択信号341により、保守プロセッサインタフ
ェース制御部37からのスキャンインデータ375を、デー
タバス出力選択回路33を介してデータバス700へ送出す
る。
一方、プロセッサ５では、スキャン制御部54において、
第６図に示すようにスキャン許可信号とプロセッサ５の
選択信号をANDゲート54-aで論理積をとり、更にスキャ
ン対象アドレスをデコーダ54-bでデコードし、ANDゲー
ト54-cで論理積をとることで、対象レジスタ58-aへのス
キャンであることを認識する。このANDゲート54-cの出
力で、対象レジスタ58-aの入力データ選択回路58-bにお
いて、データバス700上のスキャンインデータを選択す
る。更にANDゲート54-cの出力とスキャンイン信号、ス
キャントリガの論理積出力をANDゲート54-dからORゲー
ト58-cを介して対象レジスタ58-aのクロック端子に送出
することで、スキャンインデータを対象レジスタ58-aに
設定する。尚、ANDゲート54-dの入力CKiは第１図のプロ
セッサ５内のクロック制御部56からのクロックであり、
クロック活性化信号371が落ちているので、クロックは
送出されていない。
第６図に示すようにスキャン許可信号とプロセッサ５の
選択信号をANDゲート54-aで論理積をとり、更にスキャ
ン対象アドレスをデコーダ54-bでデコードし、ANDゲー
ト54-cで論理積をとることで、対象レジスタ58-aへのス
キャンであることを認識する。このANDゲート54-cの出
力で、対象レジスタ58-aの入力データ選択回路58-bにお
いて、データバス700上のスキャンインデータを選択す
る。更にANDゲート54-cの出力とスキャンイン信号、ス
キャントリガの論理積出力をANDゲート54-dからORゲー
ト58-cを介して対象レジスタ58-aのクロック端子に送出
することで、スキャンインデータを対象レジスタ58-aに
設定する。尚、ANDゲート54-dの入力CKiは第１図のプロ
セッサ５内のクロック制御部56からのクロックであり、
クロック活性化信号371が落ちているので、クロックは
送出されていない。
次にスキャンアウトの場合、スキャン制御部54におい
て、プロセッサ５では、第６図に示すようにANDゲート5
4-aの出力とスタート制御バス800上のスキャンアウトを
ANDゲート54-eで論理積をとり、スキャンアウトデータ
の選択指示541として第１図におけるデータバス出力選
択回路53へ送出する。対象レジスタ58-aの出力は、スキ
ャンアウトデータ選択回路55において、ANDゲート54-c
の出力とANDゲート55-aで論理積をとられ、ORゲート55-
bを介してデータバス出力選択回路53で選択され、デー
タバス700へ送出される。このデータバス700上のスキャ
ンアウトデータをプロセッサ３の保守プロセッサインタ
フェース37が取込む。
て、プロセッサ５では、第６図に示すようにANDゲート5
4-aの出力とスタート制御バス800上のスキャンアウトを
ANDゲート54-eで論理積をとり、スキャンアウトデータ
の選択指示541として第１図におけるデータバス出力選
択回路53へ送出する。対象レジスタ58-aの出力は、スキ
ャンアウトデータ選択回路55において、ANDゲート54-c
の出力とANDゲート55-aで論理積をとられ、ORゲート55-
bを介してデータバス出力選択回路53で選択され、デー
タバス700へ送出される。このデータバス700上のスキャ
ンアウトデータをプロセッサ３の保守プロセッサインタ
フェース37が取込む。
スキャン動作が終了すると、プロセッサ３の保守プロセ
ッサインタフェース制御部37は第２図のようにクロック
活性化信号371を送出し、更にスキャン要求372を落と
す。これによりバスアービタ２はスキャン許可373を落
とし、再び各プロセッサからアクセス要求の受付けを開
始する。尚、スキャン要求372を落とした保守プロセッ
サインタフェース制御部７は保守プロセッサ１へ保守プ
ロセッサインタフェース101を介して、スキャン終了を
報告する。スキャンアウトであれば、保守プロセッサ１
はスキャンアウトデータも保守プロセッサインタフェー
ス制御部37から読出す。
ッサインタフェース制御部37は第２図のようにクロック
活性化信号371を送出し、更にスキャン要求372を落と
す。これによりバスアービタ２はスキャン許可373を落
とし、再び各プロセッサからアクセス要求の受付けを開
始する。尚、スキャン要求372を落とした保守プロセッ
サインタフェース制御部７は保守プロセッサ１へ保守プ
ロセッサインタフェース101を介して、スキャン終了を
報告する。スキャンアウトであれば、保守プロセッサ１
はスキャンアウトデータも保守プロセッサインタフェー
ス制御部37から読出す。
上記説明ではプロセッサ５へのスキャン制御について述
べたが、他プロセッサ3,4、更にバスアービタ２につい
ても同様に実現される。
べたが、他プロセッサ3,4、更にバスアービタ２につい
ても同様に実現される。
以上説明したように、本発明によれば、保守プロセッサ
によって複数のプロセッサの保守等を行う際、共通バス
に該複数のプロセッサが接続される場合、いずれか一つ
のプロセッサに保守プロセッサとのインタフェースを接
続させるだけでよく、他プロセッサにはスキャン制御用
に新たにインタフェースを設けることなく実現できる。
によって複数のプロセッサの保守等を行う際、共通バス
に該複数のプロセッサが接続される場合、いずれか一つ
のプロセッサに保守プロセッサとのインタフェースを接
続させるだけでよく、他プロセッサにはスキャン制御用
に新たにインタフェースを設けることなく実現できる。
第１図は本発明の一実施例のブロック図、第２図は第１
図におけるプロセッサ４からプロセッサ５へのデータ転
送のタイムチャート、第３図は第１図の共通バスをスキ
ャン制御に切換えた場合のタイムチャート、第４図はス
キャンイン時のスタート制御バスの内容を示す図、第５
図はスキャンアウト時のスタート制御バスの内容を示す
図、第６図は第１図のプロセッサ５のスキャン対象レジ
スタと周辺論理構成例を示す図である。 １……保守プロセッサ、２……バスアービタ、3,4,5…
…プロセッサ、31,41,51……バス制御部、32,42,52……
データ転送部、33,43,53……データバス出力選択回路、
34,44,54……スキャン制御部、35,45,55……スキャンア
ウトデータ選択回路、26,36,46,56……クロック制御
部、37……保守プロセッサインタフェース制御部、38…
…スタート制御出力選択回路、39……エンド制御出力選
択回路、６……クロックジェネレータ、101……保守プ
ロセッサインタフェース、700……データバス、800……
スタート制御バス、900……エンド制御バス。
図におけるプロセッサ４からプロセッサ５へのデータ転
送のタイムチャート、第３図は第１図の共通バスをスキ
ャン制御に切換えた場合のタイムチャート、第４図はス
キャンイン時のスタート制御バスの内容を示す図、第５
図はスキャンアウト時のスタート制御バスの内容を示す
図、第６図は第１図のプロセッサ５のスキャン対象レジ
スタと周辺論理構成例を示す図である。 １……保守プロセッサ、２……バスアービタ、3,4,5…
…プロセッサ、31,41,51……バス制御部、32,42,52……
データ転送部、33,43,53……データバス出力選択回路、
34,44,54……スキャン制御部、35,45,55……スキャンア
ウトデータ選択回路、26,36,46,56……クロック制御
部、37……保守プロセッサインタフェース制御部、38…
…スタート制御出力選択回路、39……エンド制御出力選
択回路、６……クロックジェネレータ、101……保守プ
ロセッサインタフェース、700……データバス、800……
スタート制御バス、900……エンド制御バス。
Claims (3)
- 【請求項１】複数のプロセッサ及びバスアービタが共通
バスに接続され、バスアービタによりバス使用権を受け
たプロセッサ同士が共通バスを用いてデータ転送等を行
うシステムにおいて、 前記複数のプロセッサの一つに保守プロセッサを専用イ
ンタフェースを介して接続し、該保守プロセッサに接続
されたプロセッサが保守プロセッサからの指示に従い、
前記共通バスを用いてプロセッサ群およびバスアービタ
のスキャンイン・スキャンアウト制御を行うことを特徴
とするプロセッサ・スキャン制御方式。 - 【請求項２】前記保守プロセッサからスキャン指示があ
ると、前記保守プロセッサと専用インタフェースで接続
されているプロセッサは、前記バスアービタにスキャン
要求を送出し、前記バスアービタは前記スキャン要求を
受取ると、前記共通バスが開放状態になった時点でプロ
セッサ群からの共通バス使用要求の受付けを禁止して全
プロセッサにスキャン許可を送出し、全プロセッサは前
記スキャン許可を受取ると共通バスがスキャン制御用に
切換ったことを認識し、該共通バスを介して、前記保守
プロセッサに接続されるプロセッサが送出するスキャン
指示でスキャン動作を行うことを特徴とする請求項
（１）記載のプロセッサ・スキャン制御方式。 - 【請求項３】前記複数のプロセッサのいずれかが前記バ
スアービタを兼ねることを特徴とする請求項（１）もし
くは（２）記載のプロセッサ・スキャン制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187168A JPH0682327B2 (ja) | 1989-07-19 | 1989-07-19 | プロセッサ・スキャン制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187168A JPH0682327B2 (ja) | 1989-07-19 | 1989-07-19 | プロセッサ・スキャン制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0351924A JPH0351924A (ja) | 1991-03-06 |
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ID=16201309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1187168A Expired - Fee Related JPH0682327B2 (ja) | 1989-07-19 | 1989-07-19 | プロセッサ・スキャン制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682327B2 (ja) |
-
1989
- 1989-07-19 JP JP1187168A patent/JPH0682327B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0351924A (ja) | 1991-03-06 |
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