JPH0352350A - データ通信制御装置 - Google Patents
データ通信制御装置Info
- Publication number
- JPH0352350A JPH0352350A JP1186115A JP18611589A JPH0352350A JP H0352350 A JPH0352350 A JP H0352350A JP 1186115 A JP1186115 A JP 1186115A JP 18611589 A JP18611589 A JP 18611589A JP H0352350 A JPH0352350 A JP H0352350A
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- JP
- Japan
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- bit
- frame
- data
- data communication
- synchronization
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、例えばＩＳＤＮユーザー網インターフェース
等のネットワークにおけるマルチフレームの送受信を行
なう端末側のデータ通信制御装置に関し、特に、複数の
端末がバス結合されている場合に、既にマルチフレーム
同期がとれている端末からの送信フレームデータが、マ
ルチフレーム同期がとれていない端末が同期をとるまで
の間に破壊されることを防止する技術に関する。更に具
体的には、本発明は、ＩＳＤＮにおけるＱビットデータ
の破壊の防止にも関連する。
等のネットワークにおけるマルチフレームの送受信を行
なう端末側のデータ通信制御装置に関し、特に、複数の
端末がバス結合されている場合に、既にマルチフレーム
同期がとれている端末からの送信フレームデータが、マ
ルチフレーム同期がとれていない端末が同期をとるまで
の間に破壊されることを防止する技術に関する。更に具
体的には、本発明は、ＩＳＤＮにおけるＱビットデータ
の破壊の防止にも関連する。
［従来の技術］
ＩＳＤＮにおいては、網終端装置（ＮＴ）からのマルチ
フレーム構成の信号を受信した加入者端末装置（ＴＥ）
は、同期確立後に、Ｑビットデー夕を送信することがで
きることになっている。■ＳＤＮにおけるマルチフレー
ムは、ＣＣ ＩＴＴ勧告Ｉ４３０に記されており、第２
図にその概要を示す。また、第３図に１フレームのフォ
ーマットを示す。
フレーム構成の信号を受信した加入者端末装置（ＴＥ）
は、同期確立後に、Ｑビットデー夕を送信することがで
きることになっている。■ＳＤＮにおけるマルチフレー
ムは、ＣＣ ＩＴＴ勧告Ｉ４３０に記されており、第２
図にその概要を示す。また、第３図に１フレームのフォ
ーマットを示す。
第３図において、
Ｆ＝フレーミングピット
Ｌ＝直流並行ビット
Ｄ＝Ｄチャネルビット
Ｅ＝Ｄエコーチャネルビット
ＦＡ＝補助フレームビット
Ｎ＝ＦＡ（ＤＳＵからＴＥ方向）にセットされたビット
Ｂ，＝Ｂチャネル１内のビット
Ｂ．＝Ｂチャネル２内のビット
Ａ＝起動に使用されるビット
Ｓ＝将来のための予備ビット
Ｍ＝マルチフレーミングピット
である。
Ｉ４３０においては、マルチフレームは２０フレームか
ら構成され、ＮＴからＴＥに送信されるフレームのなか
のＦＡビットとＭビットとで識別される。そして、ＮＴ
からの５フレーム毎のＦＡビット位置（第２図の例では
、１番目と６番目と、・・・１６番目のフレームのＦＡ
ビット位置）には″１”が送信され、２０フレーム毎の
Ｍビット位置（第２図の例では、１番目と２１番目のフ
レームのＭビット位置）で“１゛が送信される。
ら構成され、ＮＴからＴＥに送信されるフレームのなか
のＦＡビットとＭビットとで識別される。そして、ＮＴ
からの５フレーム毎のＦＡビット位置（第２図の例では
、１番目と６番目と、・・・１６番目のフレームのＦＡ
ビット位置）には″１”が送信され、２０フレーム毎の
Ｍビット位置（第２図の例では、１番目と２１番目のフ
レームのＭビット位置）で“１゛が送信される。
一方、ＴＥ側では、５フレーム毎のＦＡビット＝１で、
ＮＴ側にＱビットデータを送信すべきフレームの受信で
あることを識別し、２０フレーム毎のＭビット＝１で、
マルチフレームの最初のフレームの受信であることを識
別する。
ＮＴ側にＱビットデータを送信すべきフレームの受信で
あることを識別し、２０フレーム毎のＭビット＝１で、
マルチフレームの最初のフレームの受信であることを識
別する。
つまり、マルチフレームである場合は、１つのＭビット
＝１を検出すると、次のＭビット＝１までに、４つのＦ
Ａビット＝１が検出されることになる。換言すれば、送
信すべきＱビットデータを４ビットー組とすると、Ｍビ
ット＝１を検出したことは、４ビットのＱビットデータ
のうちの１番目のビットデータを送信するタイミングを
識別したことになる。
＝１を検出すると、次のＭビット＝１までに、４つのＦ
Ａビット＝１が検出されることになる。換言すれば、送
信すべきＱビットデータを４ビットー組とすると、Ｍビ
ット＝１を検出したことは、４ビットのＱビットデータ
のうちの１番目のビットデータを送信するタイミングを
識別したことになる。
従来のＱビット送信回路は、上記Ｑビット位置の識別を
行なうために、受信したＦＡビット位置が５フレーム毎
に゛゜１゜゜となることをチェックするための所謂ＦＡ
カウンタを設け、そのカウンタがＦＡビット＝１に同期
したタイミングでのみ、Ｑビットデータを送信するよう
にしている。そして、マルチフレーム同期が確立したこ
とを検出していない時は、Ｑビット＝”ｏ”を送信する
方法をとっていた。
行なうために、受信したＦＡビット位置が５フレーム毎
に゛゜１゜゜となることをチェックするための所謂ＦＡ
カウンタを設け、そのカウンタがＦＡビット＝１に同期
したタイミングでのみ、Ｑビットデータを送信するよう
にしている。そして、マルチフレーム同期が確立したこ
とを検出していない時は、Ｑビット＝”ｏ”を送信する
方法をとっていた。
［発明が解決しようとしている課題］
しかしながら、上記のようにマルチフレームの同期が確
立していない場合に、Ｑビット＝゛Ｏ”を送信する方法
をとると、第４Ａ図，第４Ｂ図に示したような問題が起
こり得ることを発明者は見出した。
立していない場合に、Ｑビット＝゛Ｏ”を送信する方法
をとると、第４Ａ図，第４Ｂ図に示したような問題が起
こり得ることを発明者は見出した。
第４Ａ図，第４Ｂ図に示したような、ポイントｔｏマル
チポイント接続（１つのＮＴＩに複数のＴＥ２，３が接
続されている場合）を考える。第４Ａ図のように、１台
のＴＥ２がすでにマルチフレーム同期（以下、ｒＦＡビ
ット同期」と称する）を確立し、Ｑビットデータの送信
を行なっているとする。この時に、第４Ｂ図のように、
バス接続されている他のＴＥ３が電源投入されてその装
置が起動すると、そのＴＥ３は、ＦＡビット同期が確立
するまで、Ｑビット＝“Ｏ”を送信してしまい、すでに
行なわれていたＴＥ２によるＱビットデータ送信を妨げ
ることになる。
チポイント接続（１つのＮＴＩに複数のＴＥ２，３が接
続されている場合）を考える。第４Ａ図のように、１台
のＴＥ２がすでにマルチフレーム同期（以下、ｒＦＡビ
ット同期」と称する）を確立し、Ｑビットデータの送信
を行なっているとする。この時に、第４Ｂ図のように、
バス接続されている他のＴＥ３が電源投入されてその装
置が起動すると、そのＴＥ３は、ＦＡビット同期が確立
するまで、Ｑビット＝“Ｏ”を送信してしまい、すでに
行なわれていたＴＥ２によるＱビットデータ送信を妨げ
ることになる。
これは、回線においては値“Ｏ”はパルス有の状態であ
り、複数のＴＥがバス接続されている場合に、信号“Ｏ
”と“１“が衝突した場合は、バス上では“Ｏ”が検出
されることになるからである。
り、複数のＴＥがバス接続されている場合に、信号“Ｏ
”と“１“が衝突した場合は、バス上では“Ｏ”が検出
されることになるからである。
本発明は、例えば，上記のＩＳＤＮインターフェース等
における場合のように、１つのバス上に複数の端末が接
続されている場合に、既にマルチフレーム同期がとれて
いる端末からの送信フレームデータが、マルチフレーム
同期がとれていない端末が同期をとるまでの間に破壊さ
れることを防止することが可能なデータ通信制御装置を
提案するものである。
における場合のように、１つのバス上に複数の端末が接
続されている場合に、既にマルチフレーム同期がとれて
いる端末からの送信フレームデータが、マルチフレーム
同期がとれていない端末が同期をとるまでの間に破壊さ
れることを防止することが可能なデータ通信制御装置を
提案するものである。
［課題を解決するための手段］
上記課題を達成するための本発明の構成は、１つのバス
上に複数接続された端末におけるデータ通信制御装置で
あって、センタとマルチフレームの送受信を行ない、ｌ
フレーム内の所定のビット位置がデータ領域として開放
されている送信フレームをセンタに送るデータ通信制御
装置において、マルチフレームの同期確立を判定する判
定手段と、マルチフレームの同朋の確立が判定されるま
では、前記所定のビット位置のデータを、このバス上に
おける優先準位の低い方の論理値でもって埋めて、送信
フレームを形成する形成手段とを具備したことを特徴と
する。
上に複数接続された端末におけるデータ通信制御装置で
あって、センタとマルチフレームの送受信を行ない、ｌ
フレーム内の所定のビット位置がデータ領域として開放
されている送信フレームをセンタに送るデータ通信制御
装置において、マルチフレームの同期確立を判定する判
定手段と、マルチフレームの同朋の確立が判定されるま
では、前記所定のビット位置のデータを、このバス上に
おける優先準位の低い方の論理値でもって埋めて、送信
フレームを形成する形成手段とを具備したことを特徴と
する。
これからマルチフレーム同期を確立しようとする端末が
送出するフレーム中の所定のビット位置には、優先準位
の低い方の論理値でもって埋められているから、既にマ
ルチフレーム同期が確立している端末が送出する送信フ
レームの所定のビット位置データは破壊されることはな
い。
送出するフレーム中の所定のビット位置には、優先準位
の低い方の論理値でもって埋められているから、既にマ
ルチフレーム同期が確立している端末が送出する送信フ
レームの所定のビット位置データは破壊されることはな
い。
［実施例】
以下添付図面を参照しながら、本発明をＩＳＤＮのバス
インターフェースにおけるＱビット退出装置に適用した
実施例を説明する。
インターフェースにおけるＱビット退出装置に適用した
実施例を説明する。
Ｑビットとは、第２図に示したようなマルチフレームの
送受信において、５つの受信フレーム毎のＦＡビット位
置に相当する送信フレーム内のビット位置に、端末側が
自由に設定できるデータであり、第２図の例では、Ｑ１
〜Ｑ４において、各１ビットずつ、計４ビットのデータ
を端末側はＮＴ側の送出できる。即ち、４ビットのＱビ
ットデータは、Ｉ４３０勧告においては、ユーザが自由
に使用できるものとして開放されている。
送受信において、５つの受信フレーム毎のＦＡビット位
置に相当する送信フレーム内のビット位置に、端末側が
自由に設定できるデータであり、第２図の例では、Ｑ１
〜Ｑ４において、各１ビットずつ、計４ビットのデータ
を端末側はＮＴ側の送出できる。即ち、４ビットのＱビ
ットデータは、Ｉ４３０勧告においては、ユーザが自由
に使用できるものとして開放されている。
この実施例は、ＦＡ同期が確立していない時は、Ｑビッ
ト＝“Ｏ”を送信せずに、受信したＮＴ側からのＦＡビ
ットを、送信フレームのＱビットタイミングにＮＴ側に
送り返すことにより、他のＴＥのＱビットデータ送信の
妨害を防ぐようにするものである。そして、ＦＡ同期の
確立して始めて、本来のＱビットデータを送信するよう
にするというものである。
ト＝“Ｏ”を送信せずに、受信したＮＴ側からのＦＡビ
ットを、送信フレームのＱビットタイミングにＮＴ側に
送り返すことにより、他のＴＥのＱビットデータ送信の
妨害を防ぐようにするものである。そして、ＦＡ同期の
確立して始めて、本来のＱビットデータを送信するよう
にするというものである。
第１図はこの実施例のブロック回路図である。
同図において、信号Ａは受信されるフレーム信号である
。回路１０１は受信フレームを分解する回路であって、
受信フレームよりＦＡビットと、Ｍビットの受信値を抽
出する回路であり、信号Ｄは、受信したＦＡビットとＭ
ビットの抽出したことを示す信号である。回路１０３は
、５フレーム毎に受信されるＦＡビット＝゛ｌ ”や、
２０フレーム毎に受信されるＭビット＝゜゛１゜′と同
期をとり、Ｑビットデータを送信するフレームを識別す
る信号Ｆを出力する回路であって、ＦＡ／Ｍカウンタ回
路と呼ぶこととする。
。回路１０１は受信フレームを分解する回路であって、
受信フレームよりＦＡビットと、Ｍビットの受信値を抽
出する回路であり、信号Ｄは、受信したＦＡビットとＭ
ビットの抽出したことを示す信号である。回路１０３は
、５フレーム毎に受信されるＦＡビット＝゛ｌ ”や、
２０フレーム毎に受信されるＭビット＝゜゛１゜′と同
期をとり、Ｑビットデータを送信するフレームを識別す
る信号Ｆを出力する回路であって、ＦＡ／Ｍカウンタ回
路と呼ぶこととする。
回路１０２はＱビット位置を正しく識別しているかを判
定するＦＡビット同期検出回路であって、信号Ｄに基づ
いてＦＡビット＝゜゛１”と同期をとりながら、信号Ｄ
と回路１０３の同期がとれてかを、数フレームにわたっ
て監視し、確かに同期がとれている時に信号Ｅを出力す
る。この時点でもって、「マルチフレームの同期がとれ
た」ものとする。
定するＦＡビット同期検出回路であって、信号Ｄに基づ
いてＦＡビット＝゜゛１”と同期をとりながら、信号Ｄ
と回路１０３の同期がとれてかを、数フレームにわたっ
て監視し、確かに同期がとれている時に信号Ｅを出力す
る。この時点でもって、「マルチフレームの同期がとれ
た」ものとする。
信号Ｂはユーザが自由に設定したＱビットデータであり
、回路１０４に入力される。この回路ｌＯ４は、上記４
ビットのＱビットデータを所定のタイミング毎に１ビッ
トずつ出力するパラレルーシリアル変換機能をもち、こ
のシリアルビットデータを回路１０５に送出する。
、回路１０４に入力される。この回路ｌＯ４は、上記４
ビットのＱビットデータを所定のタイミング毎に１ビッ
トずつ出力するパラレルーシリアル変換機能をもち、こ
のシリアルビットデータを回路１０５に送出する。
Ｑビットデータ送信制御回路１０５は本装置の中心部分
であり、ＦＡビット同期がとれているか否かにより、ユ
ーザが設定したＱビットデータを送出するか、ＮＴ側か
ら受信したＦＡビットをそのままエコーのように、Ｑビ
ットデータとして送出するかを制御する。即ち、信号Ｅ
が“１”であれば（ＦＡ同期がとれている）、ユーザが
設定したＱビットデータを送出し、Ｅが゛゜０”であれ
ば（ＦＡ同期がとれていない）ＮＴ側から受信したＦＡ
ビットをそのままＱビットデータとして送出するもので
ある。この様子を第５図に示す。
であり、ＦＡビット同期がとれているか否かにより、ユ
ーザが設定したＱビットデータを送出するか、ＮＴ側か
ら受信したＦＡビットをそのままエコーのように、Ｑビ
ットデータとして送出するかを制御する。即ち、信号Ｅ
が“１”であれば（ＦＡ同期がとれている）、ユーザが
設定したＱビットデータを送出し、Ｅが゛゜０”であれ
ば（ＦＡ同期がとれていない）ＮＴ側から受信したＦＡ
ビットをそのままＱビットデータとして送出するもので
ある。この様子を第５図に示す。
第５図において、ＦＡビット同期が既にとれている端末
ＴＥ２は、Ｑビット送出タイミングに自身が設定したＱ
ビットデータを送出し、今起動されたばかりの未だＦＡ
ビット同期が確立していない端末３は、ＮＴ側から受信
したＦＡビットを、エコーのようにそのままＱビットデ
ータとして送出する。
ＴＥ２は、Ｑビット送出タイミングに自身が設定したＱ
ビットデータを送出し、今起動されたばかりの未だＦＡ
ビット同期が確立していない端末３は、ＮＴ側から受信
したＦＡビットを、エコーのようにそのままＱビットデ
ータとして送出する。
このようにすると、今、起動したばかりの端末３からは
、４フレーム毎のＱビットタイミングには、Ｑ＝１が送
出される。前述したように、論理値“ｌ”は、ＩＳＤＮ
インターフェースのバス上では、優先準位としては低い
から、前から同期が確立している端末２からのＱデータ
は、そのまま破壊されることなく、ＮＴ側に到達する。
、４フレーム毎のＱビットタイミングには、Ｑ＝１が送
出される。前述したように、論理値“ｌ”は、ＩＳＤＮ
インターフェースのバス上では、優先準位としては低い
から、前から同期が確立している端末２からのＱデータ
は、そのまま破壊されることなく、ＮＴ側に到達する。
第６図に、第５図の端末３の動作のタイムチャートを示
す。
す。
回路１０１は、信号Ａより、ＦＡビットとＭビットをサ
ンプリングし信号Ｄを出力する。第６図の信号Ｄにおい
て、上がＦＡビット抽出信号、下がＭビット抽出信号を
示している．この例では、ＦＡビットは５フレーム毎に
゜゜１゜゜ Ｍビットは２０フレーム毎に゛゜ｌ゜゜で
、マルチフレーム構成となっていることがわかる。
ンプリングし信号Ｄを出力する。第６図の信号Ｄにおい
て、上がＦＡビット抽出信号、下がＭビット抽出信号を
示している．この例では、ＦＡビットは５フレーム毎に
゜゜１゜゜ Ｍビットは２０フレーム毎に゛゜ｌ゜゜で
、マルチフレーム構成となっていることがわかる。
回路１０３は信号Ｄと同期をとり、ＦＡカウンタのカウ
ント値が゛゜４゜゜の時、信号Ｆ＝”ｌ”を出力する。
ント値が゛゜４゜゜の時、信号Ｆ＝”ｌ”を出力する。
この信号Ｆ ＝ ” １ ”は、Ｑビットを送信するフ
レームを表わしている。回路１０２は信号Ｄと回路１０
３の同期がとれると、信号Ｅを出力する。
レームを表わしている。回路１０２は信号Ｄと回路１０
３の同期がとれると、信号Ｅを出力する。
第６図の例では、端末３は、信号Ｅが出力されるまでＦ
Ａビット＝“１゜゛を４つ受信している。
Ａビット＝“１゜゛を４つ受信している。
Ｑビットデータである信号Ｂは、回路１０３のカウント
値がＦＡカウンタ＝４、Ｍカウンタ＝２の時に出力され
るタイミング信号で、回路１０４にロードされる。そし
て、回路１０４からは、ＦＡカウンタにより５フレーム
ごとに１ビットずつ、Ｑビットデータを制御回路１０５
に出力（信号Ｇ）する。
値がＦＡカウンタ＝４、Ｍカウンタ＝２の時に出力され
るタイミング信号で、回路１０４にロードされる。そし
て、回路１０４からは、ＦＡカウンタにより５フレーム
ごとに１ビットずつ、Ｑビットデータを制御回路１０５
に出力（信号Ｇ）する。
回路１０５には、回路１０２〜１０４の出力と、信号Ｄ
のＦＡビット抽出信号が人力される。
のＦＡビット抽出信号が人力される。
信号Ｅが出力されていない時、すなわちＦＡビット同期
がとれていない時は、回路１０５は、信号Ｄをそのまま
出力し、信号Ｅが出力されている時、すなわちＦＡビッ
ト同期がとれている時は、信号Ｇを信号Ｆのタイミング
で出力する。
がとれていない時は、回路１０５は、信号Ｄをそのまま
出力し、信号Ｅが出力されている時、すなわちＦＡビッ
ト同期がとれている時は、信号Ｇを信号Ｆのタイミング
で出力する。
本発明はその主旨を逸脱しない範囲で種々変形が可能で
ある。
ある。
上記実施例では、本発明をＩ ＳＤＮに適用した例によ
り説明したが、本発明は、マルチフレームの送受信を行
なうバスインターフェースであって、フレーム中にユー
ザに開放された領域を有するものであれば、いずれのバ
スインターフェースにも適用可能である。従って、本発
明のこの領域は、Ｑビット領域に限定されない。また、
本発明においては、バス上で゜゛１゜゜でも“Ｏ”でも
、いずれかに優先準位があるバスインターフェースにも
適用可能である。
り説明したが、本発明は、マルチフレームの送受信を行
なうバスインターフェースであって、フレーム中にユー
ザに開放された領域を有するものであれば、いずれのバ
スインターフェースにも適用可能である。従って、本発
明のこの領域は、Ｑビット領域に限定されない。また、
本発明においては、バス上で゜゛１゜゜でも“Ｏ”でも
、いずれかに優先準位があるバスインターフェースにも
適用可能である。
［発明の効果］
以上説明したように、本発明のデータ通信制御装置が、
センタとマルチフレームの送受信を行ない、１フレーム
内の所定のビット位置がデータ領域として開放されてい
る送信フレームをセンタに送るような、１つのバス上に
複数接続された端末に適用された場合に、マルチフレー
ムの同期確立を判定する判定手段と、マルチフレームの
同期の確立が判定されるまでは、前記所定のビット位置
のデータを、このバス上における優先準位の低い方の論
理値でもって埋めて、送信フレームを形成する形成手段
とを具備しているので、これからマルチフレーム同期を
確立しようとする端末が送出するフレーム中の所定のビ
ット位置には、優先準位の低い方の論理値でもって埋め
られているから、既にマルチフレーム同期が確立してい
る端末が送出する送信フレームの所定のビット位置デー
タは破壊されることはない。
センタとマルチフレームの送受信を行ない、１フレーム
内の所定のビット位置がデータ領域として開放されてい
る送信フレームをセンタに送るような、１つのバス上に
複数接続された端末に適用された場合に、マルチフレー
ムの同期確立を判定する判定手段と、マルチフレームの
同期の確立が判定されるまでは、前記所定のビット位置
のデータを、このバス上における優先準位の低い方の論
理値でもって埋めて、送信フレームを形成する形成手段
とを具備しているので、これからマルチフレーム同期を
確立しようとする端末が送出するフレーム中の所定のビ
ット位置には、優先準位の低い方の論理値でもって埋め
られているから、既にマルチフレーム同期が確立してい
る端末が送出する送信フレームの所定のビット位置デー
タは破壊されることはない。
特に第３項の発明によれば、ＩＳＤＮバスインターフェ
ースに適用された場合、マルチフレーム同期が確立する
までは、センタ側から送られてきたＦＡビットを、その
ままＱビットデータとして送出している。
ースに適用された場合、マルチフレーム同期が確立する
までは、センタ側から送られてきたＦＡビットを、その
ままＱビットデータとして送出している。
第１図は本発明をＩＳＤＮに適用した実施例のＱビット
送信回路の回路図、 第２図はマルチフレーム構成とＱビット位置識別の概要
を説明する図、 第３図はＩＳＤＮにおけるインターフェースを説明する
図、 第４Ａ図， 第４Ｂ図は従来例の問題を説明する 図、 第５図は第１図実施例装置の動作の概略を説明する図、 第６図は本実施例の動作を説明するタイミング チャートである。 図中、 １ Ｏ １ ・・・フレーム分解回路 １ Ｏ ２・・・ＦＡビット同朋検出回路 ｌ ０３・・・ＦＡ， Ｍビットカウンタ回路 Ｏ４・・・Ｑビットデータ送信部 ０５・・・Ｑビットデータ制御回路 Ａ・・・受信フレーム信号 Ｂ・・・Ｑビットデータ信号（パラレル）Ｃ・・・送信
Ｑビット信号 Ｄ・・・受信ＦＡビット，Ｍビット信号Ｅ・・・ＦＡビ
ット同期検出信号
送信回路の回路図、 第２図はマルチフレーム構成とＱビット位置識別の概要
を説明する図、 第３図はＩＳＤＮにおけるインターフェースを説明する
図、 第４Ａ図， 第４Ｂ図は従来例の問題を説明する 図、 第５図は第１図実施例装置の動作の概略を説明する図、 第６図は本実施例の動作を説明するタイミング チャートである。 図中、 １ Ｏ １ ・・・フレーム分解回路 １ Ｏ ２・・・ＦＡビット同朋検出回路 ｌ ０３・・・ＦＡ， Ｍビットカウンタ回路 Ｏ４・・・Ｑビットデータ送信部 ０５・・・Ｑビットデータ制御回路 Ａ・・・受信フレーム信号 Ｂ・・・Ｑビットデータ信号（パラレル）Ｃ・・・送信
Ｑビット信号 Ｄ・・・受信ＦＡビット，Ｍビット信号Ｅ・・・ＦＡビ
ット同期検出信号
Claims (3)
- （１）１つのバス上に複数接続された端末におけるデー
タ通信制御装置であって、センタとマルチフレームの送
受信を行ない、１フレーム内の所定のビット位置がデー
タ領域として開放されている送信フレームをセンタに送
るデータ通信制御装置において、 マルチフレームの同期確立を判定する判定手段と、 マルチフレームの同期の確立が判定されるまでは、前記
所定のビット位置のデータを、このバス上における優先
準位の低い方の論理値でもって埋めて、送信フレームを
形成する形成手段とを具備したデータ通信制御装置。 - （２）このデータ通信制御装置はＩＳＤＮのバスインタ
ーフェースにおいて接続され、前記優先準位の低い方の
論理値は“１”である事を特徴とする請求項の第１項に
記載のデータ通信制御装置。 - （３）前記所定のビット位置はＩＳＤＮインターフェー
スにおけるＱビットであり、 前記データ通信制御装置は、センタからの受信フレーム
中にＦＡビットを検出する検出手段を有し、 前記形成手段は、１フレームの同期確立後のマルチフレ
ームの同期の確立が判定されるまでは、送信フレーム中
のＱビット位置に、受信フレームのＦＡビットと同じ論
理値を挿入する事を特徴とする請求項の第２項に記載の
データ通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186115A JPH0352350A (ja) | 1989-07-20 | 1989-07-20 | データ通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186115A JPH0352350A (ja) | 1989-07-20 | 1989-07-20 | データ通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0352350A true JPH0352350A (ja) | 1991-03-06 |
Family
ID=16182627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1186115A Pending JPH0352350A (ja) | 1989-07-20 | 1989-07-20 | データ通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0352350A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6721897B1 (en) | 2000-06-06 | 2004-04-13 | Renesas Technology Corp. | Bus control circuit effecting timing control using cycle registers for respective cycles holding signal levels corresponding to bus control signals that are output by arrangement of signal level |
-
1989
- 1989-07-20 JP JP1186115A patent/JPH0352350A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6721897B1 (en) | 2000-06-06 | 2004-04-13 | Renesas Technology Corp. | Bus control circuit effecting timing control using cycle registers for respective cycles holding signal levels corresponding to bus control signals that are output by arrangement of signal level |
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