JPH0356494B2 - - Google Patents
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- JPH0356494B2 JPH0356494B2 JP59239696A JP23969684A JPH0356494B2 JP H0356494 B2 JPH0356494 B2 JP H0356494B2 JP 59239696 A JP59239696 A JP 59239696A JP 23969684 A JP23969684 A JP 23969684A JP H0356494 B2 JPH0356494 B2 JP H0356494B2
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- JP
- Japan
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- data
- transmission
- signal
- bits
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- 230000005540 biological transmission Effects 0.000 claims description 62
- 238000005070 sampling Methods 0.000 description 7
- 230000008054 signal transmission Effects 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 108010076504 Protein Sorting Signals Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/1438—Negotiation of transmission parameters prior to communication
- H04L5/1446—Negotiation of transmission parameters prior to communication of transmission speed
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1623—Plesiochronous digital hierarchy [PDH]
- H04J3/1647—Subrate or multislot multiplexing
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Quality & Reliability (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Communication Control (AREA)
Description
（発明の技術分野）
本発明は、例えばJIS−C6361の如きインタフ
エースを有する端末の信号を簡単且つ正確に伝送
するための方式に関するものである。 （従来技術） 従来64Kpscの伝送線を用いるデータ伝送にお
いて、データ伝送速度の変換が必要であるときに
は、2.4Kbps、4.8Kbpsのデータ伝送速度を一旦
8Kbpsに、また9.6Kbpsのデータ伝送速度は
16Kbpsに変換し、変換された8Kbpsをビツト繰
り返しで16Kbpsに変換し、16Kbpsをもう一度ビ
ツト繰り返しで64Kbpsに変換していた。従つて、
2.4Kbpsを例にとれば、一旦4.8Kbpsに変換し、
次に8Kbps、16Kbps、64Kbpsと何回ものデータ
伝送速度の変換を行つていたので、回路構成が複
雑になつてしまう欠点があつた。 また、例えばRS信号をサンプリングする時間
による遅延をなくするために従来、データ伝送速
度と同等のサンプリング速度でサンプリングをし
ていたので、伝送効率が劣る欠点があつた。従つ
て、データ伝送速度よりサンプリング速度を低く
してRS信号を送る伝送効率を上げようとすれば、
誤字が生じるおそれがある。 （発明の目的） 本発明はデータ伝送において、マルチフレーム
構成をとり、各種伝送速度のデータおよび制御信
号を64Kbpsの伝送路に効率よく収容することに
より、異速度データを同一伝送路に収容し、デー
タ伝送を簡単な構成で正確に行うことのできるデ
ータ伝送方式を提供するものである。 （発明の構成および作用） 以下図面により本発明を詳細に説明する。 図１は19.2Kbpsのデータ伝送速度を持つ端末
を64Kbpsの伝送路の電子交換機に収容するため
の原理図である。フレーム０のビツト０の位置に
あるフラグ同期ビツト（Ｆビツト）は“1010”の
フラグパターンを繰り返すことで受信側にフレー
ム位置を知らせるためのものである。受信側は、
これを検出することでフレーム位置を簡単に認識
できる。64Kbpsの伝送路に19.2Kbps端末を収容
するには、19.2／64＝0.3であるから、図１のよ
うに合計80ビツトよりなる10マルチフレーム毎に
80ビツト×0.3＝24ビツトのデータＤ０〜Ｄ２３
を指定したビツト位置に収容すれば実現すること
ができる。なお、空欄は使用しない。 図２は9.6Kbpsの端末を収容する原理を示す。
この19.2Kpsの1/2の信号伝送速度である9.6Kps
の場合には、図１の19.2Kbpsの1/2のビツト数で
ある12ビツトのデータＤ０〜Ｄ１１が収容できれ
ばデータ伝送速度の変換が可能であるが、本発明
の特徴である同一伝送路で異なるデータ伝送速度
のデータを収容するために、この場合には図２の
ように連続する２ビツトに同一のデータビツトを
順次埋め込み、19.2Kbpsと異なる速度を収容す
る。以下同様にして19.2Kpsの1/4の信号伝送速
度である4.8Kbpsのデータは連続する４ビツトに
同一のデータビツトを順次、19.2Kpsの1/8の信
号伝送速度である2.4Kbpsのデータは連続する８
ビツトに同一のデータビツトを順次埋め込みをす
ることにより実現する。 フレーム１のビツト０に位置する同期確立ビツ
ト（SYビツト）の原理を図３で説明する。図３
においてL1，L2は装置Ａ側からみたときそれぞ
れ送信線、受信線となり、装置Ｂよりみた関係は
逆になる。しかし、以下の説明ではＡ側からみた
状態で説明する。 Ａ側の装置DCEaは受信線L2のＦビツトを検出
して、同期が確立すると、SYビツトをON状態
にして送信線L1に送出する。Ｂ側の装置DCEbは
Ｆビツトにより送信線L1の同期が確立すると、
同様にしてSYビツトのON状態を受信線L2に送
出する。以上のことで、Ａ側の装置DCEaは受信
線L1のSYビツトを監視することで、送信線L1の
同期状態を知ることができる。Ｂ側の装置DCEb
も同様である。JIS−C6361で規定される制御線
情報はフレーム０〜３のビツト７に収容してい
る。斜線の上側は送信線L1に送出する信号、下
側は受信線L2より受信する信号である。 ここで、RSは送信することを要求する送信要
求信号（Request to Send）、CDは受信キヤリア
検出信号（Carrier Detect）、CS、CS′は送信可
信号（Clear to Send）、ERはデータ端末レデイ
信号（Equipment Ready）、DRはデータセツト
レデイ信号（Data Set Ready）、Cl、Cl′は被呼
表示信号（Call Indicator）である。 端末装置−端末装置間における制御信号の収容
方法を図４に、端末装置−モデム間の制御信号の
収容方法を図５に示す。 図４で、端末装置Ａ，Ｂとも同一の入出力関係
をもつインタフエースであるので、端末装置Ａよ
り送信した送信データSDは端末装置Ｂでは受信
データRDとして受信される。同様にして他の線
も図の様な接続関係にする。伝送路は説明を分り
易くするために１対１で接続しているが、図１、
図２のデータ形式で収容するので、図３の様に送
受信線L1，L2の２本に集線される。図１、図２
で説明した原理より明らかなように、制御信号は
10フレームに１回しかサンプリングをしないため
に、例えば端末装置ＡがRS（送信要求）をONに
しても端末装置Ｂの受信キヤリア検出信号CDが
ONになるまでに最大1.25ｍｓの遅れがあり、受
信キヤリア検出信号CDがONになる前に受信デ
ータRDに端末装置Ａからのデータが到達すると
端末装置Ｂは受信できない。 従つて、データ受信中に受信キヤリア検出信号
CDがONの状態を保持するために、送信要求信
号RSの値を前回と今回のサンプル値の論理和で
決定し、表１の様に伝送路に送信する状態を決定
することで実現する。
エースを有する端末の信号を簡単且つ正確に伝送
するための方式に関するものである。 （従来技術） 従来64Kpscの伝送線を用いるデータ伝送にお
いて、データ伝送速度の変換が必要であるときに
は、2.4Kbps、4.8Kbpsのデータ伝送速度を一旦
8Kbpsに、また9.6Kbpsのデータ伝送速度は
16Kbpsに変換し、変換された8Kbpsをビツト繰
り返しで16Kbpsに変換し、16Kbpsをもう一度ビ
ツト繰り返しで64Kbpsに変換していた。従つて、
2.4Kbpsを例にとれば、一旦4.8Kbpsに変換し、
次に8Kbps、16Kbps、64Kbpsと何回ものデータ
伝送速度の変換を行つていたので、回路構成が複
雑になつてしまう欠点があつた。 また、例えばRS信号をサンプリングする時間
による遅延をなくするために従来、データ伝送速
度と同等のサンプリング速度でサンプリングをし
ていたので、伝送効率が劣る欠点があつた。従つ
て、データ伝送速度よりサンプリング速度を低く
してRS信号を送る伝送効率を上げようとすれば、
誤字が生じるおそれがある。 （発明の目的） 本発明はデータ伝送において、マルチフレーム
構成をとり、各種伝送速度のデータおよび制御信
号を64Kbpsの伝送路に効率よく収容することに
より、異速度データを同一伝送路に収容し、デー
タ伝送を簡単な構成で正確に行うことのできるデ
ータ伝送方式を提供するものである。 （発明の構成および作用） 以下図面により本発明を詳細に説明する。 図１は19.2Kbpsのデータ伝送速度を持つ端末
を64Kbpsの伝送路の電子交換機に収容するため
の原理図である。フレーム０のビツト０の位置に
あるフラグ同期ビツト（Ｆビツト）は“1010”の
フラグパターンを繰り返すことで受信側にフレー
ム位置を知らせるためのものである。受信側は、
これを検出することでフレーム位置を簡単に認識
できる。64Kbpsの伝送路に19.2Kbps端末を収容
するには、19.2／64＝0.3であるから、図１のよ
うに合計80ビツトよりなる10マルチフレーム毎に
80ビツト×0.3＝24ビツトのデータＤ０〜Ｄ２３
を指定したビツト位置に収容すれば実現すること
ができる。なお、空欄は使用しない。 図２は9.6Kbpsの端末を収容する原理を示す。
この19.2Kpsの1/2の信号伝送速度である9.6Kps
の場合には、図１の19.2Kbpsの1/2のビツト数で
ある12ビツトのデータＤ０〜Ｄ１１が収容できれ
ばデータ伝送速度の変換が可能であるが、本発明
の特徴である同一伝送路で異なるデータ伝送速度
のデータを収容するために、この場合には図２の
ように連続する２ビツトに同一のデータビツトを
順次埋め込み、19.2Kbpsと異なる速度を収容す
る。以下同様にして19.2Kpsの1/4の信号伝送速
度である4.8Kbpsのデータは連続する４ビツトに
同一のデータビツトを順次、19.2Kpsの1/8の信
号伝送速度である2.4Kbpsのデータは連続する８
ビツトに同一のデータビツトを順次埋め込みをす
ることにより実現する。 フレーム１のビツト０に位置する同期確立ビツ
ト（SYビツト）の原理を図３で説明する。図３
においてL1，L2は装置Ａ側からみたときそれぞ
れ送信線、受信線となり、装置Ｂよりみた関係は
逆になる。しかし、以下の説明ではＡ側からみた
状態で説明する。 Ａ側の装置DCEaは受信線L2のＦビツトを検出
して、同期が確立すると、SYビツトをON状態
にして送信線L1に送出する。Ｂ側の装置DCEbは
Ｆビツトにより送信線L1の同期が確立すると、
同様にしてSYビツトのON状態を受信線L2に送
出する。以上のことで、Ａ側の装置DCEaは受信
線L1のSYビツトを監視することで、送信線L1の
同期状態を知ることができる。Ｂ側の装置DCEb
も同様である。JIS−C6361で規定される制御線
情報はフレーム０〜３のビツト７に収容してい
る。斜線の上側は送信線L1に送出する信号、下
側は受信線L2より受信する信号である。 ここで、RSは送信することを要求する送信要
求信号（Request to Send）、CDは受信キヤリア
検出信号（Carrier Detect）、CS、CS′は送信可
信号（Clear to Send）、ERはデータ端末レデイ
信号（Equipment Ready）、DRはデータセツト
レデイ信号（Data Set Ready）、Cl、Cl′は被呼
表示信号（Call Indicator）である。 端末装置−端末装置間における制御信号の収容
方法を図４に、端末装置−モデム間の制御信号の
収容方法を図５に示す。 図４で、端末装置Ａ，Ｂとも同一の入出力関係
をもつインタフエースであるので、端末装置Ａよ
り送信した送信データSDは端末装置Ｂでは受信
データRDとして受信される。同様にして他の線
も図の様な接続関係にする。伝送路は説明を分り
易くするために１対１で接続しているが、図１、
図２のデータ形式で収容するので、図３の様に送
受信線L1，L2の２本に集線される。図１、図２
で説明した原理より明らかなように、制御信号は
10フレームに１回しかサンプリングをしないため
に、例えば端末装置ＡがRS（送信要求）をONに
しても端末装置Ｂの受信キヤリア検出信号CDが
ONになるまでに最大1.25ｍｓの遅れがあり、受
信キヤリア検出信号CDがONになる前に受信デ
ータRDに端末装置Ａからのデータが到達すると
端末装置Ｂは受信できない。 従つて、データ受信中に受信キヤリア検出信号
CDがONの状態を保持するために、送信要求信
号RSの値を前回と今回のサンプル値の論理和で
決定し、表１の様に伝送路に送信する状態を決定
することで実現する。
【表】
図６に送信要求信号RSと送信データSDの関係
を示す。送信要求信号RSとデータSDの関係は送
信要求信号RSがON状態中、データＤは有効と
なつている。それを前述の10マルチフレーム
（1.25ｍｓ）単位にサンプリングすると、RSサン
プルパルス（RSP）となる。しかし、データＤ
を1.25ｍｓ遅延させて送信データSDとして伝送
路に送出させ、かつ表１の状態判定を行い、送信
RSを決定すると、送信RSとデータＤの関係は図
のようになり、上記の関係が保証される。 〔その理由は次のように説明することができ
る。図６で示すように有効データ中にRS信号の
ONを２回検出したとする。受信したデータＤは
図７で示すシフトレジスタで1.25ｍｓ遅延する。
しかし、RS信号は遅延しない。従つて、送信RS
のOFFからONの変化時点においては、有効なデ
ータは送出されていないので、有効なデータの前
縁のRS信号は保証される。（図６の送信RSのON
に変化した時点）。しかし、RS信号のONは２回
しかサンプル信号として取り出されていないの
で、RSサンプル信号は有効データの後縁の直前
でOFFになつてしまう。そこで、表１の論理を
用いて送信RS信号のON期間を伸ばす。これに
より有効データの後縁時のRS信号のONが保証
される。 すなわち、Ｄデータが1.25ｍｓ遅れることで有
効データの前縁が保証される。しかしこれは、
RS信号の送出を相対的に早めたことになるので、
後縁はRS信号のONを伸ばすような論理を用い
ている。このような構成であるので、RS信号の
サンプル時間はデータの伝送時間に依存しない。
また、１マルチフレームに少なくとも１回、RS
信号をサンプルする構成であればRS信号のサン
プル時間に依存しない回路構成を実現することが
できる。 データを1.25ｍｓ遅延させるには図７に示す通
り24段のシフトレジスタを設け、レジスタREGa
からレジスタREGbへ移すタイミング、ロードパ
ルスを1.25ｍｓにすることで実現する。24段設け
る理由は、前述の10マルチフレームに24ビツト埋
め込まなければないからである。 図５は端末−モデム間接続を示すものである。
図４と異なり送信データSDは変復調装置（モデ
ム）の送信データSDに１対１で接続される。以
下他の制御信号も図のように１対１で接続され
る。また、モデムからの出力信号であるCS，CI
は、CS′，CI′に接続することで簡単に実現でき
る。 〔以上の説明から明らかなように、本発明は、
64Kbpsチヤンネルの伝送線にマルチフレーム構
成（フレーム０〜９）で64Kbps以下の伝送速度
を有する端末のデータSDおよび制御線情報RS，
……）を収容して伝送する際に、前記マルチフレ
ーム内の予め定めた少数のフレーム（フレーム０
〜３）中の所要数のビツト（１〜６）のそれぞれ
に順次に又は該所要数のビツトのそれぞれの組に
順次に伝送されるべきデータのサンプル値を割当
て（図１、図２）、さらに残余のビツトには同期
フラグビツトＦと各種制御信号SY，RS，……）
が割り当てられ、前記各種制御信号のうちの一つ
の送信要求信号RSは該送信要求信号の複数のサ
ンプル値の論理和で決定して（表１）前記残余の
ビツトの一つ(7)に割当て、その後に該送信要求信
号に対応する前記データのサンプル値が前記伝送
路に送出されることにより（図６）、異速度のデ
ータを同一回路で伝送し得るように構成されたデ
ータ伝送方式である。〕 （発明の効果） 以上詳細に説明のように、本発明は異速度端末
を同一回路で実現することができるので、簡単な
回路構成ですみ、経済的に著しく有利なものであ
る。 また、送信要求信号RSのサンプルを前回サン
プリングした状態と今回サンプリングした状態を
比較することにより、前述の理由により送信要求
信号RSのサンプリング時間に依存しない回路構
成を実現することができ、正確なデータ伝送が保
証される。
を示す。送信要求信号RSとデータSDの関係は送
信要求信号RSがON状態中、データＤは有効と
なつている。それを前述の10マルチフレーム
（1.25ｍｓ）単位にサンプリングすると、RSサン
プルパルス（RSP）となる。しかし、データＤ
を1.25ｍｓ遅延させて送信データSDとして伝送
路に送出させ、かつ表１の状態判定を行い、送信
RSを決定すると、送信RSとデータＤの関係は図
のようになり、上記の関係が保証される。 〔その理由は次のように説明することができ
る。図６で示すように有効データ中にRS信号の
ONを２回検出したとする。受信したデータＤは
図７で示すシフトレジスタで1.25ｍｓ遅延する。
しかし、RS信号は遅延しない。従つて、送信RS
のOFFからONの変化時点においては、有効なデ
ータは送出されていないので、有効なデータの前
縁のRS信号は保証される。（図６の送信RSのON
に変化した時点）。しかし、RS信号のONは２回
しかサンプル信号として取り出されていないの
で、RSサンプル信号は有効データの後縁の直前
でOFFになつてしまう。そこで、表１の論理を
用いて送信RS信号のON期間を伸ばす。これに
より有効データの後縁時のRS信号のONが保証
される。 すなわち、Ｄデータが1.25ｍｓ遅れることで有
効データの前縁が保証される。しかしこれは、
RS信号の送出を相対的に早めたことになるので、
後縁はRS信号のONを伸ばすような論理を用い
ている。このような構成であるので、RS信号の
サンプル時間はデータの伝送時間に依存しない。
また、１マルチフレームに少なくとも１回、RS
信号をサンプルする構成であればRS信号のサン
プル時間に依存しない回路構成を実現することが
できる。 データを1.25ｍｓ遅延させるには図７に示す通
り24段のシフトレジスタを設け、レジスタREGa
からレジスタREGbへ移すタイミング、ロードパ
ルスを1.25ｍｓにすることで実現する。24段設け
る理由は、前述の10マルチフレームに24ビツト埋
め込まなければないからである。 図５は端末−モデム間接続を示すものである。
図４と異なり送信データSDは変復調装置（モデ
ム）の送信データSDに１対１で接続される。以
下他の制御信号も図のように１対１で接続され
る。また、モデムからの出力信号であるCS，CI
は、CS′，CI′に接続することで簡単に実現でき
る。 〔以上の説明から明らかなように、本発明は、
64Kbpsチヤンネルの伝送線にマルチフレーム構
成（フレーム０〜９）で64Kbps以下の伝送速度
を有する端末のデータSDおよび制御線情報RS，
……）を収容して伝送する際に、前記マルチフレ
ーム内の予め定めた少数のフレーム（フレーム０
〜３）中の所要数のビツト（１〜６）のそれぞれ
に順次に又は該所要数のビツトのそれぞれの組に
順次に伝送されるべきデータのサンプル値を割当
て（図１、図２）、さらに残余のビツトには同期
フラグビツトＦと各種制御信号SY，RS，……）
が割り当てられ、前記各種制御信号のうちの一つ
の送信要求信号RSは該送信要求信号の複数のサ
ンプル値の論理和で決定して（表１）前記残余の
ビツトの一つ(7)に割当て、その後に該送信要求信
号に対応する前記データのサンプル値が前記伝送
路に送出されることにより（図６）、異速度のデ
ータを同一回路で伝送し得るように構成されたデ
ータ伝送方式である。〕 （発明の効果） 以上詳細に説明のように、本発明は異速度端末
を同一回路で実現することができるので、簡単な
回路構成ですみ、経済的に著しく有利なものであ
る。 また、送信要求信号RSのサンプルを前回サン
プリングした状態と今回サンプリングした状態を
比較することにより、前述の理由により送信要求
信号RSのサンプリング時間に依存しない回路構
成を実現することができ、正確なデータ伝送が保
証される。
図１は本発明における各制御信号と伝送速度
19.2Kbsのデータを収容するタイムスロツトを示
すタイムチヤート、図２は本発明における各制御
信号と伝送速度9.6Kbsのデータを収容するタイ
ムスロツトを示すタイムチヤート、図３は本発明
を適用する伝送系を示すブロツク図、図４は本発
明による端末装置相互間の制御信号伝送系を示す
信号系列図、図５は本発明による端末装置とモデ
ム間の制御信号伝送系を示す信号系列図、図６は
本発明にける送信要求信号RSの伝送例を示すタ
イムチヤート、図７は本発明に用いる信号遅延を
行うための回路例を示すブロツク図である。
19.2Kbsのデータを収容するタイムスロツトを示
すタイムチヤート、図２は本発明における各制御
信号と伝送速度9.6Kbsのデータを収容するタイ
ムスロツトを示すタイムチヤート、図３は本発明
を適用する伝送系を示すブロツク図、図４は本発
明による端末装置相互間の制御信号伝送系を示す
信号系列図、図５は本発明による端末装置とモデ
ム間の制御信号伝送系を示す信号系列図、図６は
本発明にける送信要求信号RSの伝送例を示すタ
イムチヤート、図７は本発明に用いる信号遅延を
行うための回路例を示すブロツク図である。
Claims (1)
- １ 64Kbpsチヤンネルの伝送線にマルチフレー
ム構成で64Kbps以下の伝送速度を有する端末の
データおよび制御線情報を収容して伝送する際
に、前記マルチフレーム内の予め定めた少数のフ
レーム中の所要数のビツトのそれぞれに順次に又
は該所要数のビツトのそれぞれの組に順次に伝送
されるべきデータのサンプル値を割当て、さらに
残余のビツトには同期フラグビツトと各種制御信
号が割り当てられ、前記各種制御信号のうちの一
つの送信要求信号は該送信要求信号の複数のサン
プル値の論理和で決定して前記残余のビツトの一
つに割当て、その後に該送信要求信号に対応する
前記データのサンプル値が前記伝送路に送出され
ることにより、異速度のデータを同一回路で伝送
し得るように構成されたデータ伝送方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59239696A JPS61118032A (ja) | 1984-11-14 | 1984-11-14 | デ−タ伝送方式 |
| US06/796,554 US4694470A (en) | 1984-11-14 | 1985-11-08 | Data transmission circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59239696A JPS61118032A (ja) | 1984-11-14 | 1984-11-14 | デ−タ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61118032A JPS61118032A (ja) | 1986-06-05 |
| JPH0356494B2 true JPH0356494B2 (ja) | 1991-08-28 |
Family
ID=17048555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59239696A Granted JPS61118032A (ja) | 1984-11-14 | 1984-11-14 | デ−タ伝送方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4694470A (ja) |
| JP (1) | JPS61118032A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4815099A (en) * | 1987-07-30 | 1989-03-21 | Iwatsu Electric Co., Ltd. | Data circuit-terminating equipment |
| JP2518022B2 (ja) * | 1988-08-19 | 1996-07-24 | ソニー株式会社 | デ―タ通信方法及び装置 |
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-
1985
- 1985-11-08 US US06/796,554 patent/US4694470A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPS61118032A (ja) | 1986-06-05 |
| US4694470A (en) | 1987-09-15 |
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