JPH0352585B2 - - Google Patents
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- Publication number
- JPH0352585B2 JPH0352585B2 JP56102744A JP10274481A JPH0352585B2 JP H0352585 B2 JPH0352585 B2 JP H0352585B2 JP 56102744 A JP56102744 A JP 56102744A JP 10274481 A JP10274481 A JP 10274481A JP H0352585 B2 JPH0352585 B2 JP H0352585B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor integrated
- power supply
- test
- circuit
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、検査回路を内蔵するとともに、少く
とも３個の電源端子（アース端子も含む）を具備
する半導体集積回路において、上記の検査回路を
駆動して内部回路の性能等を検査する半導体集積
回路に関する。
とも３個の電源端子（アース端子も含む）を具備
する半導体集積回路において、上記の検査回路を
駆動して内部回路の性能等を検査する半導体集積
回路に関する。
半導体集積回路では、周知のように単一の半導
体基体内に複雑でしかも大規模な回路が集積化さ
れている。この半導体集積回路内へ作り込まれて
いる回路の検査を行う場合、検査能率の向上を目
的として設計された検査専用の回路が内蔵されて
いないと、検査自体が複雑になるばかりでなく検
査のために長い時間を要するものとなり、検査工
程の能率が著しく低下する。この検査能率の低下
は半導体集積回路の製造コストを高騰させる一つ
の大きな要素となる。そこで半導体集積回路の検
査を容易かつ能率的に行うために、検査専用の回
路を内蔵している半導体集積回路がある。この検
査回路を利用して半導体集積回路の検査を行うに
は、半導体集積回路の内部状態を検査モードに変
える信号、もしくは、検査回路を動作させるため
の特別な信号を外部から入力する必要がある。
体基体内に複雑でしかも大規模な回路が集積化さ
れている。この半導体集積回路内へ作り込まれて
いる回路の検査を行う場合、検査能率の向上を目
的として設計された検査専用の回路が内蔵されて
いないと、検査自体が複雑になるばかりでなく検
査のために長い時間を要するものとなり、検査工
程の能率が著しく低下する。この検査能率の低下
は半導体集積回路の製造コストを高騰させる一つ
の大きな要素となる。そこで半導体集積回路の検
査を容易かつ能率的に行うために、検査専用の回
路を内蔵している半導体集積回路がある。この検
査回路を利用して半導体集積回路の検査を行うに
は、半導体集積回路の内部状態を検査モードに変
える信号、もしくは、検査回路を動作させるため
の特別な信号を外部から入力する必要がある。
従来、上記のモード切り換え信号や特別な信号
を外部から供給するにあたり半導体集積回路の外
部導出線の１本を検査用信号専用の入力端子とす
る方法がある。
を外部から供給するにあたり半導体集積回路の外
部導出線の１本を検査用信号専用の入力端子とす
る方法がある。
第１図は、かかる従来の方法が適用される半導
体集積回路を示す略図であり、封止容器１から外
へ導出されている外部導出線の１本が検査専用入
力端子TSTとなつている。なお、VS1〜VS3は電
源端子である。ところで、TST端子は検査時の
み使用される端子であり、この端子へ印加する電
圧レベルをハイ・レベル（VDDレベル）にする
と内部の検査回路が動作可能となり、この状態で
半導体集積回路の検査を行うことが可能になる。
しかし、実際の使用動作の時は、この端子TST
は全く使用されずにロー・レベル（接地レベル）
に固定されている。このように、実動作の時には
全く使用しない端子を付加することは、端子数の
制約がきびしい多機能・高密度の半導体集積回路
では好ましいことではない。特に、図示するよう
に、外部導出線の配列がデユアルインライン形で
あると、１本の端子の増加は、実質的に２本の外
部導出線の増加に繋り、場合によつては、封止容
器そのものが大型化する不都合を招く。
体集積回路を示す略図であり、封止容器１から外
へ導出されている外部導出線の１本が検査専用入
力端子TSTとなつている。なお、VS1〜VS3は電
源端子である。ところで、TST端子は検査時の
み使用される端子であり、この端子へ印加する電
圧レベルをハイ・レベル（VDDレベル）にする
と内部の検査回路が動作可能となり、この状態で
半導体集積回路の検査を行うことが可能になる。
しかし、実際の使用動作の時は、この端子TST
は全く使用されずにロー・レベル（接地レベル）
に固定されている。このように、実動作の時には
全く使用しない端子を付加することは、端子数の
制約がきびしい多機能・高密度の半導体集積回路
では好ましいことではない。特に、図示するよう
に、外部導出線の配列がデユアルインライン形で
あると、１本の端子の増加は、実質的に２本の外
部導出線の増加に繋り、場合によつては、封止容
器そのものが大型化する不都合を招く。
本発明は、上記の不都合を排除することのでき
る半導体集積回路を提供するもので、検査回路を
内蔵し、かつ、少くとも３個の電源端子を具備す
る半導体集積回路の前記電源端子の１個に、電源
電圧および同電源電圧とは異なるレベルの電圧を
選択的に印加するべくなし、後者の電圧印加時に
前記検査回路から検査用信号を発生させ、この信
号によつて、半導体集積回路の状態を検査モード
とするところに本発明の特徴がある。
る半導体集積回路を提供するもので、検査回路を
内蔵し、かつ、少くとも３個の電源端子を具備す
る半導体集積回路の前記電源端子の１個に、電源
電圧および同電源電圧とは異なるレベルの電圧を
選択的に印加するべくなし、後者の電圧印加時に
前記検査回路から検査用信号を発生させ、この信
号によつて、半導体集積回路の状態を検査モード
とするところに本発明の特徴がある。
第２図は、本発明が適用される半導体集積回路
を示す略図であり、図示するように電源端子VS1
〜VS3となる外部導出線の１本たとえばVS3が検
査専用入力端子TSTと共用される。
を示す略図であり、図示するように電源端子VS1
〜VS3となる外部導出線の１本たとえばVS3が検
査専用入力端子TSTと共用される。
第３図は、封止容器１内に構成された集積回路
の一部概略図であつて、第２図で示した電源端子
VS3とこれに繋る内部回路の関係を示す図であ
り、２は検査回路、３はシユミツト回路、４はイ
ンバータそして５は半導体集積回路内の電源ライ
ンである。
の一部概略図であつて、第２図で示した電源端子
VS3とこれに繋る内部回路の関係を示す図であ
り、２は検査回路、３はシユミツト回路、４はイ
ンバータそして５は半導体集積回路内の電源ライ
ンである。
通常の動作時には、電源端子VS3には本来の電
源電圧（ハイレベルの電圧）が印加され、この電
圧は電源ライン５を介して内部回路の所定部分へ
印加される。一方検査時には端子VS3を外部から
強制的にφV（接地レベル）に固定すると、端子
VS3と検査回路２との間に設置したシユミツト回
路３とインバータ４の働きによつて、検査回路２
の内部へ送られている信号はハイ・レベルからロ
ー・レベルへ変化する。この信号のレベル変化が
半導体集積回路内部の検査回路２を動作可能とす
る信号となり半導体集積回路の状態は検査モード
となる。すなわち、端子VS3は検査専用入力端子
TSTとなる。
源電圧（ハイレベルの電圧）が印加され、この電
圧は電源ライン５を介して内部回路の所定部分へ
印加される。一方検査時には端子VS3を外部から
強制的にφV（接地レベル）に固定すると、端子
VS3と検査回路２との間に設置したシユミツト回
路３とインバータ４の働きによつて、検査回路２
の内部へ送られている信号はハイ・レベルからロ
ー・レベルへ変化する。この信号のレベル変化が
半導体集積回路内部の検査回路２を動作可能とす
る信号となり半導体集積回路の状態は検査モード
となる。すなわち、端子VS3は検査専用入力端子
TSTとなる。
以上説明したように、本発明によると電源端子
が検査専用入力端子を兼ねているので、第１図の
例で必須とされ検査専用入力端子TSTのような
端子は特別に必要なくなる。また、電源端子の１
つを上記のように検査専用端子と共用しているた
め、通常の動作時には所定の定電圧を印加してお
けばよく、この端子の電圧が変動することはな
い。なお、電源端子の１つを共用する本発明の方
法は、複雑なデジタル信号などが印加される入力
端子を共用するものではないため、入力信号と検
査入号とを分離する回路あるいは実動作モード時
の雑音等により検査モードに陥いる不都合を排除
するための回路を付加する必要もない。
が検査専用入力端子を兼ねているので、第１図の
例で必須とされ検査専用入力端子TSTのような
端子は特別に必要なくなる。また、電源端子の１
つを上記のように検査専用端子と共用しているた
め、通常の動作時には所定の定電圧を印加してお
けばよく、この端子の電圧が変動することはな
い。なお、電源端子の１つを共用する本発明の方
法は、複雑なデジタル信号などが印加される入力
端子を共用するものではないため、入力信号と検
査入号とを分離する回路あるいは実動作モード時
の雑音等により検査モードに陥いる不都合を排除
するための回路を付加する必要もない。
なお、検査専用入力端子の削減は、外部導出線
数にゆとりをもたらす効果もしくは外部導出線数
そのものの削減に基く封止容器の小型化の効果に
繋る。
数にゆとりをもたらす効果もしくは外部導出線数
そのものの削減に基く封止容器の小型化の効果に
繋る。
第１図は従来の検査方法が適用される半導体集
積回路を示す略図、第２図および第３図は本発明
が適用される半導体集積回路の略図である。 １…封止容器、２…検査回路、３…シユミツト
回路、４…インバータ、５…電源ライン、TST
…検査専用入力端子、VS1〜VS3…電源端子。
積回路を示す略図、第２図および第３図は本発明
が適用される半導体集積回路の略図である。 １…封止容器、２…検査回路、３…シユミツト
回路、４…インバータ、５…電源ライン、TST
…検査専用入力端子、VS1〜VS3…電源端子。
Claims (1)
- １ 検査回路を内蔵し、かつ、少なくとも３個の
電源端子を具備する半導体集積回路の前記電源端
子の１個に、電源電圧および同電源電圧とは異な
るレベルの電圧を選択的に印加するべくなし、後
者の電圧印加時に前記検査回路から検査信号を発
生させることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102744A JPS585680A (ja) | 1981-07-01 | 1981-07-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102744A JPS585680A (ja) | 1981-07-01 | 1981-07-01 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS585680A JPS585680A (ja) | 1983-01-13 |
| JPH0352585B2 true JPH0352585B2 (ja) | 1991-08-12 |
Family
ID=14335732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102744A Granted JPS585680A (ja) | 1981-07-01 | 1981-07-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585680A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2966876B2 (ja) * | 1990-03-12 | 1999-10-25 | キヤノン株式会社 | 電子機器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5793879U (ja) * | 1980-11-29 | 1982-06-09 |
-
1981
- 1981-07-01 JP JP56102744A patent/JPS585680A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS585680A (ja) | 1983-01-13 |
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