JPH0573350A - 副入出力端子を有するマイクロ・プロセツサ - Google Patents
副入出力端子を有するマイクロ・プロセツサInfo
- Publication number
- JPH0573350A JPH0573350A JP3148253A JP14825391A JPH0573350A JP H0573350 A JPH0573350 A JP H0573350A JP 3148253 A JP3148253 A JP 3148253A JP 14825391 A JP14825391 A JP 14825391A JP H0573350 A JPH0573350 A JP H0573350A
- Authority
- JP
- Japan
- Prior art keywords
- input
- terminal
- control
- output terminal
- signal
- Prior art date
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- Pending
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 デバッグなどのためにＩＣソケットを用いて
実装する必要をなくす。 【構成】 端子５，７にローレベルの信号を入力し、端
子６を無接続とした場合には、チップ１０の入出力端子
と副入出力端子４とがバッファ３を通じて接続される。
すなわち、バッファ１０１，１０２，２０１，２０２の
制御端子にはすべてローレベルの信号が入力されるの
で、これらのバッファは非導通となり、一方、ゲート７
１の出力はハイレベルとなるので、ゲート７２，７４の
出力は信号８によっていずれかがハイレベルとなる。従
ってバッファ３０１，３０２のどちらかが導通状態とな
り、端子４からマイクロ・プロセッサ・チップ１０を直
接アクセスすることができる。端子５，６にローレベル
の信号を入力し、端子７を無接続とした場合には、主入
出力端子９と副入出力端子４とがバッファ２を通じて接
続され、端子４から電子回路１１を直接アクセスでき
る。
実装する必要をなくす。 【構成】 端子５，７にローレベルの信号を入力し、端
子６を無接続とした場合には、チップ１０の入出力端子
と副入出力端子４とがバッファ３を通じて接続される。
すなわち、バッファ１０１，１０２，２０１，２０２の
制御端子にはすべてローレベルの信号が入力されるの
で、これらのバッファは非導通となり、一方、ゲート７
１の出力はハイレベルとなるので、ゲート７２，７４の
出力は信号８によっていずれかがハイレベルとなる。従
ってバッファ３０１，３０２のどちらかが導通状態とな
り、端子４からマイクロ・プロセッサ・チップ１０を直
接アクセスすることができる。端子５，６にローレベル
の信号を入力し、端子７を無接続とした場合には、主入
出力端子９と副入出力端子４とがバッファ２を通じて接
続され、端子４から電子回路１１を直接アクセスでき
る。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロ・プロセッサ
に関するものである。
に関するものである。
【０００２】
【従来の技術】従来、マイクロ・プロセッサが実装され
た電子回路では、マイクロ・プロセッサはＩＣソケット
などを介して取り付けられている。そして、必要に応じ
てマイクロ・プロセッサをインサーキットエミュレータ
などのデバッグツールと差し替えることにより、マイク
ロ・プロセッサを駆動するマイクロ・プログラムのデバ
ッグ、電子回路の調整や検査のためのマイクロ・プロセ
ッサ動作のモニタ、マイクロ・プロセッサ周辺回路への
直接アクセスなどが行われる。
た電子回路では、マイクロ・プロセッサはＩＣソケット
などを介して取り付けられている。そして、必要に応じ
てマイクロ・プロセッサをインサーキットエミュレータ
などのデバッグツールと差し替えることにより、マイク
ロ・プロセッサを駆動するマイクロ・プログラムのデバ
ッグ、電子回路の調整や検査のためのマイクロ・プロセ
ッサ動作のモニタ、マイクロ・プロセッサ周辺回路への
直接アクセスなどが行われる。
【０００３】
【発明が解決しようとする課題】すなわち、従来のマイ
クロ・プロセッサは１つの信号に対して１つの入出力端
子しか備えていないため、上述したデバッグなどを行う
ためには、マイクロ・プロセッサは必ずＩＣソケットな
どにより実装しておく必要がある。しかし、このような
ＩＣソケットを用いることに伴って、電気的接点の増大
による信頼性の低下、コストの上昇、並びにデバッグツ
ールとの差し替えに伴う工数の増大といった問題が生じ
ている。また、デバッグツールに差し替えてデバッグな
どを行った場合、マイクロ・プロセッサが実装されるの
はその後になるので、マイクロ・プロセッサに障害があ
った場合、その発見が遅れるという問題もある。
クロ・プロセッサは１つの信号に対して１つの入出力端
子しか備えていないため、上述したデバッグなどを行う
ためには、マイクロ・プロセッサは必ずＩＣソケットな
どにより実装しておく必要がある。しかし、このような
ＩＣソケットを用いることに伴って、電気的接点の増大
による信頼性の低下、コストの上昇、並びにデバッグツ
ールとの差し替えに伴う工数の増大といった問題が生じ
ている。また、デバッグツールに差し替えてデバッグな
どを行った場合、マイクロ・プロセッサが実装されるの
はその後になるので、マイクロ・プロセッサに障害があ
った場合、その発見が遅れるという問題もある。
【０００４】本発明の目的は、このような問題を解決
し、デバッグなどのためにＩＣソケットを用いて実装す
る必要のない副入出力端子を有するマイクロ・プロセッ
サを提供することにある。
し、デバッグなどのためにＩＣソケットを用いて実装す
る必要のない副入出力端子を有するマイクロ・プロセッ
サを提供することにある。
【０００５】
【課題を解決するための手段】本発明は、所定のパッケ
ージにマイクロ・プロセッサ・チップを組み込で成るマ
イクロ・プロセッサにおいて、前記マイクロ・プロセッ
サ・チップの入出力端子にそれぞれ対応する主入出力端
子と、前記マイクロ・プロセッサ・チップの入出力端子
にそれぞれ対応する副入出力端子と、第１の制御信号に
より、信号の伝達方向と、信号を伝達するか否かが制御
され、前記マイクロ・プロセッサ・チップの入出力端子
と前記主入出力端子とを接続する第１の方向制御バッフ
ァと、第２の制御信号により、信号の伝達方向と、信号
を伝達するか否かが制御され、前記主入出力端子と前記
副入出力端子とを接続する第２の方向制御バッファと、
第３の制御信号により、信号の伝達方向と、信号を伝達
するか否かが制御され、前記マイクロ・プロセッサ・チ
ップの入出力端子と前記副入出力端子とを接続する第３
の方向制御バッファと、前記第１の方向制御バッファに
対応する第１の制御端子と、前記第２の方向制御バッフ
ァに対応する第２の制御端子と、前記第３の方向制御バ
ッファに対応する第３の制御端子と、前記第１の制御端
子から入力される信号にもとづいて前記第１の制御信号
を生成する第１の制御回路と、前記第２の制御端子から
入力される信号にもとづいて前記第２の制御信号を生成
する第２の制御回路と、前記第３の制御端子から入力さ
れる信号にもとづいて前記第３の制御信号を生成する第
３の制御回路とを備えたことを特徴とする。
ージにマイクロ・プロセッサ・チップを組み込で成るマ
イクロ・プロセッサにおいて、前記マイクロ・プロセッ
サ・チップの入出力端子にそれぞれ対応する主入出力端
子と、前記マイクロ・プロセッサ・チップの入出力端子
にそれぞれ対応する副入出力端子と、第１の制御信号に
より、信号の伝達方向と、信号を伝達するか否かが制御
され、前記マイクロ・プロセッサ・チップの入出力端子
と前記主入出力端子とを接続する第１の方向制御バッフ
ァと、第２の制御信号により、信号の伝達方向と、信号
を伝達するか否かが制御され、前記主入出力端子と前記
副入出力端子とを接続する第２の方向制御バッファと、
第３の制御信号により、信号の伝達方向と、信号を伝達
するか否かが制御され、前記マイクロ・プロセッサ・チ
ップの入出力端子と前記副入出力端子とを接続する第３
の方向制御バッファと、前記第１の方向制御バッファに
対応する第１の制御端子と、前記第２の方向制御バッフ
ァに対応する第２の制御端子と、前記第３の方向制御バ
ッファに対応する第３の制御端子と、前記第１の制御端
子から入力される信号にもとづいて前記第１の制御信号
を生成する第１の制御回路と、前記第２の制御端子から
入力される信号にもとづいて前記第２の制御信号を生成
する第２の制御回路と、前記第３の制御端子から入力さ
れる信号にもとづいて前記第３の制御信号を生成する第
３の制御回路とを備えたことを特徴とする。
【０００６】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明による副入出力端子を有するマ
イクロ・プロセッサの一例を示す。このマイクロ・プロ
セッサ１２は、マイクロ・プロセッサ・チップ１０と、
主入出力端子９と、副入出力端子４を備え、マイクロ・
プロセッサ・チップ１０の入出力端子は、方向制御バッ
ファ１によって主入出力端子９に接続され、また方向制
御バッファ３によって副入出力端子４に接続されてい
る。そして、主入出力端子９と副入出力端子４とは、方
向制御バッファ２によって接続されている。マイクロ・
プロセッサ１２はまた、各方向制御バッファ１〜３にそ
れぞれ対応する副入出力制御端子５〜７を備えている。
説明する。図１に本発明による副入出力端子を有するマ
イクロ・プロセッサの一例を示す。このマイクロ・プロ
セッサ１２は、マイクロ・プロセッサ・チップ１０と、
主入出力端子９と、副入出力端子４を備え、マイクロ・
プロセッサ・チップ１０の入出力端子は、方向制御バッ
ファ１によって主入出力端子９に接続され、また方向制
御バッファ３によって副入出力端子４に接続されてい
る。そして、主入出力端子９と副入出力端子４とは、方
向制御バッファ２によって接続されている。マイクロ・
プロセッサ１２はまた、各方向制御バッファ１〜３にそ
れぞれ対応する副入出力制御端子５〜７を備えている。
【０００７】端子５は反転ゲート５１，５２の一方の入
力端子に接続され、ゲート５１の出力端子は方向制御バ
ッファ１を構成するバッファ１０１の制御端子に接続さ
れ、ゲート５２の出力端子は方向制御バッファ１を構成
するバッファ１０２の制御端子に接続されている。
力端子に接続され、ゲート５１の出力端子は方向制御バ
ッファ１を構成するバッファ１０１の制御端子に接続さ
れ、ゲート５２の出力端子は方向制御バッファ１を構成
するバッファ１０２の制御端子に接続されている。
【０００８】端子６は反転ゲート６１の入力端子に接続
され、ゲート６１の出力端子はアンドゲート６２，６４
の一方の入力端子に接続されている。ゲート６２の出力
端子は方向制御バッファ２を構成するバッファ２０１の
制御端子に接続され、ゲート６４の出力端子は方向制御
バッファ２を構成するバッファ２０２の制御端子に接続
されている。
され、ゲート６１の出力端子はアンドゲート６２，６４
の一方の入力端子に接続されている。ゲート６２の出力
端子は方向制御バッファ２を構成するバッファ２０１の
制御端子に接続され、ゲート６４の出力端子は方向制御
バッファ２を構成するバッファ２０２の制御端子に接続
されている。
【０００９】端子７は反転ゲート７１の入力端子に接続
され、ゲート７１の出力端子はアンドゲート７２，７４
の一方の入力端子に接続されている。ゲート７２の出力
端子は方向制御バッファ３を構成するバッファ３０１の
制御端子に接続され、ゲート７４の出力端子は方向制御
バッファ３を構成するバッファ３０２の制御端子に接続
されている。
され、ゲート７１の出力端子はアンドゲート７２，７４
の一方の入力端子に接続されている。ゲート７２の出力
端子は方向制御バッファ３を構成するバッファ３０１の
制御端子に接続され、ゲート７４の出力端子は方向制御
バッファ３を構成するバッファ３０２の制御端子に接続
されている。
【００１０】８は各バッファ１〜３の信号伝達方向を制
御するための信号であり、ゲート５１，６２，７２のも
う一方の入力端子にそれぞれ直接、入力され、また、反
転ゲート５３，６３，７３を通じてゲート５２，６４，
７４のもう一方の入力端子にそれぞれ入力されている。
御するための信号であり、ゲート５１，６２，７２のも
う一方の入力端子にそれぞれ直接、入力され、また、反
転ゲート５３，６３，７３を通じてゲート５２，６４，
７４のもう一方の入力端子にそれぞれ入力されている。
【００１１】各端子４〜７にはプルアップ抵抗が接続さ
れており、マイクロ・プロセッサの通常動作状態でこれ
らの端子が無接続のとき、各端子の電位がハイレベルに
保たれる。１１はマイクロ・プロセッサ１２が実装され
た電子回路であり、マイクロ・プロセッサ１２はこの電
子回路１１に主入出力端子９を通じて接続されている。
なお、図にはマイクロ・プロセッサ・チップ１０の１つ
の入出力端子に関連した部分を示したが、実際には各主
入出力端子ごとに方向制御バッファ、主入出力端子、な
らびに副入出力端子が設けられている。
れており、マイクロ・プロセッサの通常動作状態でこれ
らの端子が無接続のとき、各端子の電位がハイレベルに
保たれる。１１はマイクロ・プロセッサ１２が実装され
た電子回路であり、マイクロ・プロセッサ１２はこの電
子回路１１に主入出力端子９を通じて接続されている。
なお、図にはマイクロ・プロセッサ・チップ１０の１つ
の入出力端子に関連した部分を示したが、実際には各主
入出力端子ごとに方向制御バッファ、主入出力端子、な
らびに副入出力端子が設けられている。
【００１２】次に動作を説明する。通常の動作状態で
は、端子４，５，６，７はすべて無接続とする。このと
きゲート７２，７４の出力はローレベルに固定されるの
で、バッファ３は非導通となり、またゲート６２，６４
の出力もローレベルに固定されるので、バッファ２も非
導通となる。そして、ゲート５１，５２は一方の入力が
ハイレベルとなるので、信号８がハイレベルのときはゲ
ート５１の出力がハイレベルとなってバッファ１０１が
導通状態となり、一方、信号８がローレベルのときはゲ
ート５２の出力がハイレベルとなってバッファ１０２が
導通状態となる。すなわち、この場合にはバッファ１を
通じてチップ１０と主入出力端子９とが接続されること
になる。
は、端子４，５，６，７はすべて無接続とする。このと
きゲート７２，７４の出力はローレベルに固定されるの
で、バッファ３は非導通となり、またゲート６２，６４
の出力もローレベルに固定されるので、バッファ２も非
導通となる。そして、ゲート５１，５２は一方の入力が
ハイレベルとなるので、信号８がハイレベルのときはゲ
ート５１の出力がハイレベルとなってバッファ１０１が
導通状態となり、一方、信号８がローレベルのときはゲ
ート５２の出力がハイレベルとなってバッファ１０２が
導通状態となる。すなわち、この場合にはバッファ１を
通じてチップ１０と主入出力端子９とが接続されること
になる。
【００１３】端子５，７にローレベルの信号を入力し、
端子６を無接続とした場合には、チップ１０と副入出力
端子４とがバッファ３を通じて接続される。すなわち、
バッファ１０１，１０２，２０１，２０２の制御端子に
はすべてローレベルの信号が入力されるので、これらの
バッファは非導通となり、一方、ゲート７１の出力はハ
イレベルとなるので、ゲート７２，７４の出力は信号８
によっていずれかがハイレベルとなる。従ってバッファ
３０１，３０２のどちらかが導通状態となる。この状態
で、端子４からマイクロ・プロセッサ・チップ１０を直
接アクセスすることができる。
端子６を無接続とした場合には、チップ１０と副入出力
端子４とがバッファ３を通じて接続される。すなわち、
バッファ１０１，１０２，２０１，２０２の制御端子に
はすべてローレベルの信号が入力されるので、これらの
バッファは非導通となり、一方、ゲート７１の出力はハ
イレベルとなるので、ゲート７２，７４の出力は信号８
によっていずれかがハイレベルとなる。従ってバッファ
３０１，３０２のどちらかが導通状態となる。この状態
で、端子４からマイクロ・プロセッサ・チップ１０を直
接アクセスすることができる。
【００１４】端子５，６にローレベルの信号を入力し、
端子７を無接続とした場合には、主入出力端子９と副入
出力端子４とがバッファ２を通じて接続される。この場
合にはバッファ１，３は非導通となり、バッファ２を構
成するバッファ２０１，２０２のいずれかが信号８の論
理レベルに応じて導通状態となる。この状態で、副入出
力端子４から電子回路１１を直接アクセスすることがで
き、端子４に所定の制御回路を接続して電子回路１１を
アクセスし、その調整や検査を行うことができる。
端子７を無接続とした場合には、主入出力端子９と副入
出力端子４とがバッファ２を通じて接続される。この場
合にはバッファ１，３は非導通となり、バッファ２を構
成するバッファ２０１，２０２のいずれかが信号８の論
理レベルに応じて導通状態となる。この状態で、副入出
力端子４から電子回路１１を直接アクセスすることがで
き、端子４に所定の制御回路を接続して電子回路１１を
アクセスし、その調整や検査を行うことができる。
【００１５】また、端子６，７にローレベルの信号を入
力し、端子５を無接続とした場合には、マイクロ・プロ
セッサ・チップ１０はバッファ１を通じて主入出力端子
９に接続されて通常の動作を行い、端子４はバッファ
２，３を通じてマイクロ・プロセッサ・チップ１０の入
出力端子と主入出力端子９とに接続されるので、端子４
を通じてマイクロ・プロセッサの動作状態をモニタする
ことが可能となる。
力し、端子５を無接続とした場合には、マイクロ・プロ
セッサ・チップ１０はバッファ１を通じて主入出力端子
９に接続されて通常の動作を行い、端子４はバッファ
２，３を通じてマイクロ・プロセッサ・チップ１０の入
出力端子と主入出力端子９とに接続されるので、端子４
を通じてマイクロ・プロセッサの動作状態をモニタする
ことが可能となる。
【００１６】図２に、ＰＧＡタイプのマイクロ・プロセ
ッサ・パッケージに組み込まれたマイクロ・プロセッサ
１２を示す。パッケージの下面に設けられた端子２１は
端子９などの主入出力端子であり、パッケージの上面に
設けられた端子２０は端子４〜７などの副入出力端子お
よび副入出力制御端子である。このように副入出力端子
及び副入出力制御端子をパッケージの上面に設けること
により、マイクロ・プロセッサが電子回路に実装された
状態でこれらの端子に対する接続が容易となる。なお、
副入出力端子および副入出力制御端子をパッケージの側
部に設けることも有効であり、その場合にも同様の効果
が得られる。
ッサ・パッケージに組み込まれたマイクロ・プロセッサ
１２を示す。パッケージの下面に設けられた端子２１は
端子９などの主入出力端子であり、パッケージの上面に
設けられた端子２０は端子４〜７などの副入出力端子お
よび副入出力制御端子である。このように副入出力端子
及び副入出力制御端子をパッケージの上面に設けること
により、マイクロ・プロセッサが電子回路に実装された
状態でこれらの端子に対する接続が容易となる。なお、
副入出力端子および副入出力制御端子をパッケージの側
部に設けることも有効であり、その場合にも同様の効果
が得られる。
【００１７】
【発明の効果】以上説明したように本発明のマイクロ・
プロセッサでは、方向制御バッファを通じてマイクロ・
プロセッサ・チップの入出力端子および主入出力端子に
接続された副入出力端子を備え、この端子を通じてマイ
クロ・プロセッサ・チップあるいはマイクロ・プロセッ
サが実装された電子回路を直接アクセスすることができ
る。従って、デバッグなどのためにマイクロ・プロセッ
サをインサーキットエミュレータなどのデバッグツール
と差し替える必要がなく、そのためマイクロ・プロセッ
サをＩＣソケットを介して実装しておく必要がない。従
って、ＩＣソケットが不要となり、電気的接点の増大に
伴う信頼性の低下、コストの上昇、デバッグツールとの
差し替えに伴う工数の増大といった問題をすべて解決で
き、また、デバッグツールに差し替えた場合のマイクロ
・プロセッサの障害発見が遅れるという問題も解決でき
る。
プロセッサでは、方向制御バッファを通じてマイクロ・
プロセッサ・チップの入出力端子および主入出力端子に
接続された副入出力端子を備え、この端子を通じてマイ
クロ・プロセッサ・チップあるいはマイクロ・プロセッ
サが実装された電子回路を直接アクセスすることができ
る。従って、デバッグなどのためにマイクロ・プロセッ
サをインサーキットエミュレータなどのデバッグツール
と差し替える必要がなく、そのためマイクロ・プロセッ
サをＩＣソケットを介して実装しておく必要がない。従
って、ＩＣソケットが不要となり、電気的接点の増大に
伴う信頼性の低下、コストの上昇、デバッグツールとの
差し替えに伴う工数の増大といった問題をすべて解決で
き、また、デバッグツールに差し替えた場合のマイクロ
・プロセッサの障害発見が遅れるという問題も解決でき
る。
【図面の簡単な説明】
【図１】本発明による副入出力端子を有するマイクロ・
プロセッサの一例を示す回路図である。
プロセッサの一例を示す回路図である。
【図２】ＰＧＡタイプのパッケージに組み込まれた図１
のマイクロ・プロセッサを示す外観図である。
のマイクロ・プロセッサを示す外観図である。
１〜３ 方向制御バッファ ４ 副入出力端子 ５〜７ 副入出力制御端子 ９ 主入出力端子 １０ マイクロ・プロセッサ・チップ １１ 電子回路 ２０，２１ 端子 ５１，５２，６２，６４，７２，７４ アンドゲート ５３，６３，７１，７３ 反転ゲート １０１，１０２，２０１，２０２，３０１，３０２ バ
ッファ
ッファ
Claims (3)
- 【請求項１】所定のパッケージにマイクロ・プロセッサ
・チップを組み込で成るマイクロ・プロセッサにおい
て、 前記マイクロ・プロセッサ・チップの入出力端子にそれ
ぞれ対応する主入出力端子と、 前記マイクロ・プロセッサ・チップの入出力端子にそれ
ぞれ対応する副入出力端子と、 第１の制御信号により、信号の伝達方向と、信号を伝達
するか否かが制御され、前記マイクロ・プロセッサ・チ
ップの入出力端子と前記主入出力端子とを接続する第１
の方向制御バッファと、 第２の制御信号により、信号の伝達方向と、信号を伝達
するか否かが制御され、前記主入出力端子と前記副入出
力端子とを接続する第２の方向制御バッファと、 第３の制御信号により、信号の伝達方向と、信号を伝達
するか否かが制御され、前記マイクロ・プロセッサ・チ
ップの入出力端子と前記副入出力端子とを接続する第３
の方向制御バッファと、 前記第１の方向制御バッファに対応する第１の制御端子
と、 前記第２の方向制御バッファに対応する第２の制御端子
と、 前記第３の方向制御バッファに対応する第３の制御端子
と、 前記第１の制御端子から入力される信号にもとづいて前
記第１の制御信号を生成する第１の制御回路と、 前記第２の制御端子から入力される信号にもとづいて前
記第２の制御信号を生成する第２の制御回路と、 前記第３の制御端子から入力される信号にもとづいて前
記第３の制御信号を生成する第３の制御回路とを備えた
ことを特徴とする副入出力端子を有するマイクロ・プロ
セッサ。 - 【請求項２】前記副入出力端子と、前記第１〜第３の制
御端子とは前記パッケージの上面に配置されていること
を特徴とする請求項１記載の副入出力端子を有するマイ
クロ・プロセッサ。 - 【請求項３】前記副入出力端子と、前記第１〜第３の制
御端子とは前記パッケージの側部に配置されていること
を特徴とする請求項１記載の副入出力端子を有するマイ
クロ・プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3148253A JPH0573350A (ja) | 1991-06-20 | 1991-06-20 | 副入出力端子を有するマイクロ・プロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3148253A JPH0573350A (ja) | 1991-06-20 | 1991-06-20 | 副入出力端子を有するマイクロ・プロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573350A true JPH0573350A (ja) | 1993-03-26 |
Family
ID=15448656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3148253A Pending JPH0573350A (ja) | 1991-06-20 | 1991-06-20 | 副入出力端子を有するマイクロ・プロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573350A (ja) |
-
1991
- 1991-06-20 JP JP3148253A patent/JPH0573350A/ja active Pending
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