JPH0240954A - マスタースライス方式半導体集積回路 - Google Patents
マスタースライス方式半導体集積回路Info
- Publication number
- JPH0240954A JPH0240954A JP63191674A JP19167488A JPH0240954A JP H0240954 A JPH0240954 A JP H0240954A JP 63191674 A JP63191674 A JP 63191674A JP 19167488 A JP19167488 A JP 19167488A JP H0240954 A JPH0240954 A JP H0240954A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- external
- external terminal
- semiconductor integrated
- master slice
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/901—Masterslice integrated circuits comprising bipolar technology
Landscapes
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はマスタースライス方式半導体集積回路に関し、
特に、エミッタ結合論理回路（以下、ＥＣＬ回路という
）により構成されるマスタースライス方式半導体集積回
路に関する。
特に、エミッタ結合論理回路（以下、ＥＣＬ回路という
）により構成されるマスタースライス方式半導体集積回
路に関する。
［従来の技術］
従来から、ＬＳＩチップ構成法の一つとしてマスタース
ライス方式が知られている。マスタースライス方式半導
体集積回路は、所望の機能を実現するための内部回路と
、この内部回路と外部端子とを電気的に接続する外部回
路とからなり、予め用意されたいくつかの機能を持つ内
部回路を外部回路で選択することにより所望の回路を実
現するものである。マスタースライス方式では、通常、
内部回路及び外部回路を共にＥＣＬ回路により構成する
。特に、外部回路は外部端子に接続される負荷を駆動す
るため大電流を流す必要があった。
ライス方式が知られている。マスタースライス方式半導
体集積回路は、所望の機能を実現するための内部回路と
、この内部回路と外部端子とを電気的に接続する外部回
路とからなり、予め用意されたいくつかの機能を持つ内
部回路を外部回路で選択することにより所望の回路を実
現するものである。マスタースライス方式では、通常、
内部回路及び外部回路を共にＥＣＬ回路により構成する
。特に、外部回路は外部端子に接続される負荷を駆動す
るため大電流を流す必要があった。
［発明が解決しようとする課題］
上述した従来のマスタースライス方式半導体集積口′路
は、外部回路がＥＣＬ回路により構成され、且つ、負荷
を駆動する関係上消費電力が大きい。
は、外部回路がＥＣＬ回路により構成され、且つ、負荷
を駆動する関係上消費電力が大きい。
一方、回路の品質保証という点からは、この種の回路で
も試験用の外部モニタ端子を設ける必要がある。しかし
ながら、上述したように外部回路の消費電力が大きいの
で試験のためだけの外部モニタ端子を設けると、結局、
その分、外部回路も使用されるので、チップ全体として
消費電力が増加するという欠点があった。
も試験用の外部モニタ端子を設ける必要がある。しかし
ながら、上述したように外部回路の消費電力が大きいの
で試験のためだけの外部モニタ端子を設けると、結局、
その分、外部回路も使用されるので、チップ全体として
消費電力が増加するという欠点があった。
本発明はかかる問題点に鑑みてなされたものであって、
テスト用の外部モニタ端子を設けてもチップ全体の消費
電力を増加させることがないマスタースライス方式半導
体集積回路を提供することを目的とする。
テスト用の外部モニタ端子を設けてもチップ全体の消費
電力を増加させることがないマスタースライス方式半導
体集積回路を提供することを目的とする。
［課題を解決するための手−段コ
本発明に係るマスタースライス半導体集積回路は、エミ
ッタ結合論理回路からなる内部回路と、第１及び第２の
外部端子と、前記内部回路と前記第１の外部端子とを電
気的に接続するエミッタフォロワトランジスタからなる
外部回路と、この外部回路のエミッタフォロワトランジ
スタのベースと前記第２の外部端子との間に接続され、
前記ベース側をカソード、前記第２の外部端子側をアノ
ードとするダイオードとを具備したことを特徴とする。
ッタ結合論理回路からなる内部回路と、第１及び第２の
外部端子と、前記内部回路と前記第１の外部端子とを電
気的に接続するエミッタフォロワトランジスタからなる
外部回路と、この外部回路のエミッタフォロワトランジ
スタのベースと前記第２の外部端子との間に接続され、
前記ベース側をカソード、前記第２の外部端子側をアノ
ードとするダイオードとを具備したことを特徴とする。
［作用コ
本発明によれば、第２の外部端子にＬレベル電圧が印・
加されると、ダイオードは非導通状態となり、外部回路
がアクティブ状態となって、第１の外部端子をモニタ端
子として使用できるようになる。
加されると、ダイオードは非導通状態となり、外部回路
がアクティブ状態となって、第１の外部端子をモニタ端
子として使用できるようになる。
また、第２の外部端子にＨレベル電圧が印加されると、
ダイオードは導通状態となり、外部回路はエミッタフォ
ロワのベースが高電圧に固定されるので、第１の外部端
子も高電位固定となる。このため、実使用時には第１の
外部端子は、内部回路に何ら影響を与えず、消費電力も
抑制される。
ダイオードは導通状態となり、外部回路はエミッタフォ
ロワのベースが高電圧に固定されるので、第１の外部端
子も高電位固定となる。このため、実使用時には第１の
外部端子は、内部回路に何ら影響を与えず、消費電力も
抑制される。
［実施例コ
以下、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例に係るマスタースライス方式半
導体集積回路の部分的な回路図である。
導体集積回路の部分的な回路図である。
内部回路１のＥＣＬ回路を構成するエミッタフォロワト
ランジスタ１１の出力は外部回路２の抵抗１２を介して
エミッタフォロワトランジスタ１３のベースに接続され
ている。エミッタフォロワトランジスタ１３は第１の外
部端子３を駆動する。
ランジスタ１１の出力は外部回路２の抵抗１２を介して
エミッタフォロワトランジスタ１３のベースに接続され
ている。エミッタフォロワトランジスタ１３は第１の外
部端子３を駆動する。
また、エミッタフォロワトランジスタ１３のベースには
ダイオード１４のカソードが接続されている。ダイオー
ド１４のアノードは第２の外部端子４に接続されている
。
ダイオード１４のカソードが接続されている。ダイオー
ド１４のアノードは第２の外部端子４に接続されている
。
以上の構成であると、第１の外部端子３は第２の外部端
子４が内部回路１のエミッタフォロワトランジスタ１１
のエミッタ電位以下に設定されているときは、モニタ端
子として使用でき、第２の外部端子４が接地されたとき
は高電位固定となる。
子４が内部回路１のエミッタフォロワトランジスタ１１
のエミッタ電位以下に設定されているときは、モニタ端
子として使用でき、第２の外部端子４が接地されたとき
は高電位固定となる。
［発明の効果］
以上、説明したように本発明は第２の外部端子からダイ
オードを通じてエミッタフォロワトランジス、夕のベー
ス電位を制御することにより、テストモードと通常使用
モードとを外部から切換えられるようにしているので、
実使用時に殆ど消費電力を増加させることなく、内部モ
ニタのための外部端子を設けることができるという効果
がある。
オードを通じてエミッタフォロワトランジス、夕のベー
ス電位を制御することにより、テストモードと通常使用
モードとを外部から切換えられるようにしているので、
実使用時に殆ど消費電力を増加させることなく、内部モ
ニタのための外部端子を設けることができるという効果
がある。
第１図は本発明の実施例を示す回路図である。
１；内部回路、２；外部回路、３；第１の外部端子、４
；第２の外部端子、１１．１３．エミッタフォロワトラ
ンジスタ、１２；抵抗
；第２の外部端子、１１．１３．エミッタフォロワトラ
ンジスタ、１２；抵抗
Claims (1)
- （１）エミッタ結合論理回路からなる内部回路と、第１
及び第２の外部端子と、前記内部回路と前記第１の外部
端子とを電気的に接続するエミッタフォロワトランジス
タからなる外部回路と、この外部回路のエミッタフォロ
ワトランジスタのベースと前記第２の外部端子との間に
接続され、前記ベース側をカソード、前記第２の外部端
子側をアノードとするダイオードとを具備したことを特
徴とするマスタースライス方式半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191674A JPH0240954A (ja) | 1988-07-31 | 1988-07-31 | マスタースライス方式半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191674A JPH0240954A (ja) | 1988-07-31 | 1988-07-31 | マスタースライス方式半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0240954A true JPH0240954A (ja) | 1990-02-09 |
Family
ID=16278570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63191674A Pending JPH0240954A (ja) | 1988-07-31 | 1988-07-31 | マスタースライス方式半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0240954A (ja) |
-
1988
- 1988-07-31 JP JP63191674A patent/JPH0240954A/ja active Pending
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