JPH0352677B2 - - Google Patents
Info
- Publication number
- JPH0352677B2 JPH0352677B2 JP60084296A JP8429685A JPH0352677B2 JP H0352677 B2 JPH0352677 B2 JP H0352677B2 JP 60084296 A JP60084296 A JP 60084296A JP 8429685 A JP8429685 A JP 8429685A JP H0352677 B2 JPH0352677 B2 JP H0352677B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- level
- output
- decoder
- level shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は番地選択回路に関し、特にメモリアレ
イの高速選択に好適な番地選択回路に関する。
イの高速選択に好適な番地選択回路に関する。
従来、MOS回路の番地選択を行う回路として、
ECL回路により駆動され、ECL回路の信号レベ
ル（以下ECLレベルという）をMOS回路の信号
レベル（以下MOSレベルという）に変換する回
路が知られている。
ECL回路により駆動され、ECL回路の信号レベ
ル（以下ECLレベルという）をMOS回路の信号
レベル（以下MOSレベルという）に変換する回
路が知られている。
第８図はかゝる番地選択回路を示す。第８図に
おいて、アドレス変換バツフア回路１はECLレ
ベルの入力信号をMOSレベルに変換し、ECLレ
ベルの入力信号を検出する検出回路DET、検出
回路DETの出力をMOSレベルまで増幅する増幅
回路AMP、および次段回路（プリデコーダ２）
を駆動するバツフア回路BUFで構成されている。
各アドレスバツフア回路１には１ビツトの入力信
A1〜Aoが入力され、２本の出力線に、入力が
“０”のとき各々“１”と“０”を、入力が“１”
のとき逆の“０”と“１”を出力する。プリデコ
ーダ２は４つ（図では２つを省略）の２入力
NANDゲートと次段回路（デコーダ３）を駆動
するインバータで構成される。プリデコーダ２に
は２つのアドレスバツフア回路１の出力が与えら
れ、２ビツトの入力信号（例えばA1とA2）のと
る値の組合せにより、４本の出力線のうち１本の
みに“１”（高レベル）の信号を出力する。プリ
デコーダ２の役割は多入力NANDゲートで構成
されるデコーダ３の入力数、即ち、直列接続され
るトランジスタの数を減らし、デコーダ３の高速
動作を得るためであり、通常プリコードする入力
信号数は２ビツトが最適とされている。反転バツ
フア４は、デコーダ３の出力を反転し、次段回路
であるメモリアレイ５の大きな負荷を駆動するた
め奇数段（通常３段）のインバータで構成されて
いる。これによつて、メモリアレイ５の入力信号
であるA1〜Aoが示すアドレスが選択される。
おいて、アドレス変換バツフア回路１はECLレ
ベルの入力信号をMOSレベルに変換し、ECLレ
ベルの入力信号を検出する検出回路DET、検出
回路DETの出力をMOSレベルまで増幅する増幅
回路AMP、および次段回路（プリデコーダ２）
を駆動するバツフア回路BUFで構成されている。
各アドレスバツフア回路１には１ビツトの入力信
A1〜Aoが入力され、２本の出力線に、入力が
“０”のとき各々“１”と“０”を、入力が“１”
のとき逆の“０”と“１”を出力する。プリデコ
ーダ２は４つ（図では２つを省略）の２入力
NANDゲートと次段回路（デコーダ３）を駆動
するインバータで構成される。プリデコーダ２に
は２つのアドレスバツフア回路１の出力が与えら
れ、２ビツトの入力信号（例えばA1とA2）のと
る値の組合せにより、４本の出力線のうち１本の
みに“１”（高レベル）の信号を出力する。プリ
デコーダ２の役割は多入力NANDゲートで構成
されるデコーダ３の入力数、即ち、直列接続され
るトランジスタの数を減らし、デコーダ３の高速
動作を得るためであり、通常プリコードする入力
信号数は２ビツトが最適とされている。反転バツ
フア４は、デコーダ３の出力を反転し、次段回路
であるメモリアレイ５の大きな負荷を駆動するた
め奇数段（通常３段）のインバータで構成されて
いる。これによつて、メモリアレイ５の入力信号
であるA1〜Aoが示すアドレスが選択される。
〔発明が解決しようとする問題点〕
第８図の従来構成は入力信号ｎビツト（A1〜
Ao）の組合せにより、反転バツフア４の出力2n
本のうち１本のみを高レベルにして番地選択動作
を行う時、回路段数が多くなり（第８図では９
段）、番地選択動作のための遅延時間が著しく増
大する欠点がある。更に、アドレスバツフア回路
１の増幅回路AMP以降の回路が全てMOSレベル
の信号で動作（大振幅動作）するため、立上り及
び立下に要する時間が増大し、番地選択動作の高
速化が困難である。
Ao）の組合せにより、反転バツフア４の出力2n
本のうち１本のみを高レベルにして番地選択動作
を行う時、回路段数が多くなり（第８図では９
段）、番地選択動作のための遅延時間が著しく増
大する欠点がある。更に、アドレスバツフア回路
１の増幅回路AMP以降の回路が全てMOSレベル
の信号で動作（大振幅動作）するため、立上り及
び立下に要する時間が増大し、番地選択動作の高
速化が困難である。
本発明は、従来のかかか問題点を解決し、番地
選択動作を高速化しようとするものである。
選択動作を高速化しようとするものである。
本発明は、入力信号の検出およびプリデコード
を行う第１のデコード手段と、第１のデコード手
段出力をレベルシフトするレベルシフト手段と、
レベルシフト手段出力をデコードし増幅する第２
のデコード手段と、および第２のデコード手段出
力を反点する反転バツフア手段の４段で構成され
る。
を行う第１のデコード手段と、第１のデコード手
段出力をレベルシフトするレベルシフト手段と、
レベルシフト手段出力をデコードし増幅する第２
のデコード手段と、および第２のデコード手段出
力を反点する反転バツフア手段の４段で構成され
る。
上記４段と回路段数を少なくと、３段目のデコ
ード手段の入力まで小振幅動作とすることによ
り、番地選択動作を高速化することができる。
ード手段の入力まで小振幅動作とすることによ
り、番地選択動作を高速化することができる。
第１図は本発明の一実施例を示す。第１図にお
いて、５はメモリアレイ、６，６′はプリデコー
ダ、７，７′はレベルシフト回路、８はデコーダ、
９は反転バツフアであり、A1〜Aoは入力信号で
ある。
いて、５はメモリアレイ、６，６′はプリデコー
ダ、７，７′はレベルシフト回路、８はデコーダ、
９は反転バツフアであり、A1〜Aoは入力信号で
ある。
プリデコーダ６は第２図に示すように、コレク
タドツテイング構成の電流切換形論理回路で構成
されており、第２図では入力信号がA1、A2の２
ビツトの場合を示している。第２図において、プ
リデコーダ６の各出力V06（ｍ）（ｍ＝１〜４）に
は負荷Ｚとコレクタを共通にした２個のバイポー
ラトランジスタが接続されており、各出力が選択
される入力信号のビツトパタンに対応して各トラ
ンジスタのベースには入力信号A1，A2、ECLレ
ベルの基準電圧VR（約−1.3V）のうちの何れかが
印加され、エミツタは電流源回路I6(1)，I6(2)の何
れかに接続される。
タドツテイング構成の電流切換形論理回路で構成
されており、第２図では入力信号がA1、A2の２
ビツトの場合を示している。第２図において、プ
リデコーダ６の各出力V06（ｍ）（ｍ＝１〜４）に
は負荷Ｚとコレクタを共通にした２個のバイポー
ラトランジスタが接続されており、各出力が選択
される入力信号のビツトパタンに対応して各トラ
ンジスタのベースには入力信号A1，A2、ECLレ
ベルの基準電圧VR（約−1.3V）のうちの何れかが
印加され、エミツタは電流源回路I6(1)，I6(2)の何
れかに接続される。
今、入力信号A1，A2のビツトパタンが（０、
０）の時（“０”は入力信号レベルが約−1.6V、
“１”は入力信号レベルが約−0.8V）、出力V06１
が選択され、同様に入力信号A1，A2のビツトパ
タンンが（01）、(10)、(11)の時はそれぞれ出力V06
(2)，V06(3)，V06(4)が選択されるとする。この時、
出力V06１に接続されるバイポーラトランジスタ
Q6(1)，Q6(2)のベースにはそれぞれ入力信号A1，
A2が印加され、エミツタはそれぞれ電流源回路I6
(1)，I2(2)に接続される。以下、出力V06(2)に接続
されるバイポーラトランジスタQ6(3)，Q6(4)のベ
ースにはそれぞれ入力信号Ａ、基準電圧VRが印
加され、V06(3)に接続されるQ6(5)，Q6(6)のベース
にはそれぞれVR、A2印加され、V06(4)に接続され
るQ6(7)，Q6(8)のベースには共にVRが印加される。
又、バイポーラトランジスタQ6(1)，Q6(3)，Q6(5)，
Q6(7)のエミツタはコモンにされ、電流源回路I6(1)
に接続され、Q6(2)，Q6(4)，Q6(6)，Q6(8)のエミツ
タはコモンされ電流源回路I6(2)に接続される。即
ち、各出力V06（ｍ）（ｍ＝１〜４）に接続される
２個のバイポーラトランジスタのベースには、各
出力が選択される時の入力信号A1，A2のビツト
パタンに対応して、そのビツトが“０”の時は入
力信号が（１番目のビツトが“０”の時はA1が、
２番目のビツトが“０”の時はA2が）印加され、
そのビツトが“１”の時は基準電圧VRが印加さ
れる。一方、エミツタについては、１番目のビツ
トに対応したトランジスタのエミツタは全て１番
目の電流源回路I6(1)に接続され、２番目のビツト
に対応したトランジスタのエミツタは全て２番目
の電流源回路I6(2)に接続される。次に各出力の
V06（ｍ）（ｍ＝１〜４）の選択動作については、
入力信号A1，A2のビツトパタン（00）の時バイ
ポーラトランジスタQ6(1)，Q6(2)が共に必非導通
になるため、出力V06(1)の電圧はVCC＝0Vになり、
その他の出力V06(2)、V06(3)、V06(4)は、その出力
に接続されているバイポーラトランジスタの片方
あるいは両方が導通するため負荷Ｚに電流が流
れ、負荷Ｚの電圧降下のため出力電圧は約−
0.8Vになり、出力V06(1)が選択される。他の出力
V06(2)、V06(3)、V06(4)の選択動作も同様に行われ
る。又、負荷Ｚのダイオードの役割は非選択時の
出力の電圧を約−0.8Vにクランプするためであ
る。
０）の時（“０”は入力信号レベルが約−1.6V、
“１”は入力信号レベルが約−0.8V）、出力V06１
が選択され、同様に入力信号A1，A2のビツトパ
タンンが（01）、(10)、(11)の時はそれぞれ出力V06
(2)，V06(3)，V06(4)が選択されるとする。この時、
出力V06１に接続されるバイポーラトランジスタ
Q6(1)，Q6(2)のベースにはそれぞれ入力信号A1，
A2が印加され、エミツタはそれぞれ電流源回路I6
(1)，I2(2)に接続される。以下、出力V06(2)に接続
されるバイポーラトランジスタQ6(3)，Q6(4)のベ
ースにはそれぞれ入力信号Ａ、基準電圧VRが印
加され、V06(3)に接続されるQ6(5)，Q6(6)のベース
にはそれぞれVR、A2印加され、V06(4)に接続され
るQ6(7)，Q6(8)のベースには共にVRが印加される。
又、バイポーラトランジスタQ6(1)，Q6(3)，Q6(5)，
Q6(7)のエミツタはコモンにされ、電流源回路I6(1)
に接続され、Q6(2)，Q6(4)，Q6(6)，Q6(8)のエミツ
タはコモンされ電流源回路I6(2)に接続される。即
ち、各出力V06（ｍ）（ｍ＝１〜４）に接続される
２個のバイポーラトランジスタのベースには、各
出力が選択される時の入力信号A1，A2のビツト
パタンに対応して、そのビツトが“０”の時は入
力信号が（１番目のビツトが“０”の時はA1が、
２番目のビツトが“０”の時はA2が）印加され、
そのビツトが“１”の時は基準電圧VRが印加さ
れる。一方、エミツタについては、１番目のビツ
トに対応したトランジスタのエミツタは全て１番
目の電流源回路I6(1)に接続され、２番目のビツト
に対応したトランジスタのエミツタは全て２番目
の電流源回路I6(2)に接続される。次に各出力の
V06（ｍ）（ｍ＝１〜４）の選択動作については、
入力信号A1，A2のビツトパタン（00）の時バイ
ポーラトランジスタQ6(1)，Q6(2)が共に必非導通
になるため、出力V06(1)の電圧はVCC＝0Vになり、
その他の出力V06(2)、V06(3)、V06(4)は、その出力
に接続されているバイポーラトランジスタの片方
あるいは両方が導通するため負荷Ｚに電流が流
れ、負荷Ｚの電圧降下のため出力電圧は約−
0.8Vになり、出力V06(1)が選択される。他の出力
V06(2)、V06(3)、V06(4)の選択動作も同様に行われ
る。又、負荷Ｚのダイオードの役割は非選択時の
出力の電圧を約−0.8Vにクランプするためであ
る。
以上、第２図ではプリデコーダの構成及び動作
を入力信号が２ビツト（A1、A2）の場合につい
て説明したが、入力信号が３ビツト以上の場合も
同様であり、入力信号がｉビツトの場合、出力
V06は2i本であり、各出力V06（ｍ）（ｍ＝１〜2i）
に接続されるバイポーラトランジスタの数はｉ個
であり、電流源回路の数もｉ個である。
を入力信号が２ビツト（A1、A2）の場合につい
て説明したが、入力信号が３ビツト以上の場合も
同様であり、入力信号がｉビツトの場合、出力
V06は2i本であり、各出力V06（ｍ）（ｍ＝１〜2i）
に接続されるバイポーラトランジスタの数はｉ個
であり、電流源回路の数もｉ個である。
なお、プリデコーダ６′についてはプリデコー
ダ６の入力信号A1〜Ai以外の残りの入力信号
Ai+1〜Aoが印加されるだけでプリコーダ６と同
様な回路構成である。プリデコーダ６の出力V06
（ｍ）（ｍ＝１〜2i）はレベルシフト回路７で低電
位側にレベルシフトされ、レベルシフト回路７の
出力V07（ｍ）（ｍ＝１〜2i）は振幅が約0.8Vの小
振幅信号のままデコーダ８に印加される。
ダ６の入力信号A1〜Ai以外の残りの入力信号
Ai+1〜Aoが印加されるだけでプリコーダ６と同
様な回路構成である。プリデコーダ６の出力V06
（ｍ）（ｍ＝１〜2i）はレベルシフト回路７で低電
位側にレベルシフトされ、レベルシフト回路７の
出力V07（ｍ）（ｍ＝１〜2i）は振幅が約0.8Vの小
振幅信号のままデコーダ８に印加される。
レベルシフト回路７は第３図に示すようにエミ
ツタホロワと複数個のダイオードと負荷抵抗Ｒの
直列接続で構成される。レベルシフト回路７によ
るレベルシフト量はダイオードの個数と負荷抵抗
の値で制御される。なお、レベルシフト回路７′
はレベルシフト回路７と同様な回路構成である
が、直列接続されたダイオードの数を増加してレ
ベルシフト量を大きくしている。
ツタホロワと複数個のダイオードと負荷抵抗Ｒの
直列接続で構成される。レベルシフト回路７によ
るレベルシフト量はダイオードの個数と負荷抵抗
の値で制御される。なお、レベルシフト回路７′
はレベルシフト回路７と同様な回路構成である
が、直列接続されたダイオードの数を増加してレ
ベルシフト量を大きくしている。
デコーダ８は第４図に示すようにシリーズゲー
ト構成の電流切換形論理回路で構成されており、
レベルシフト回路７及び７′の出力V07(1)〜V07
（2i）及びV07′(1)〜V07′（2n-1）を入力とし、それ
らの組合せによつて2n本の出力（V08(1)〜V08
（2o））のうち１本の低レベルにして選択動作を行
う。デコーダ８のシリーズゲートは上段のゲート
１０と下段のゲート１１と電流源回路I8との直列
接続で構成されている。上段のゲート１０はレベ
ルシフト回路７の出力V07(1)〜V07（2i）で駆動さ
れ、下段のゲート１１はレベルシフト回路７′の
出力V07′(1)〜V07′（2n-1）で駆動される。例えば、
レベルシフト回路７の出力のうちV07(1)のみが、
又、レベルシフト回路７′の出力のうちV07′(1)の
みが高レベルの時、ベースがV07(1)に接続されて
いるバイポーラトランジスタQ10(1)及びベースが
V07′(1)に接続されているバイポーラトランジスタ
Q11(1)が導通になり、抵抗R10、バイポーラトラ
ンジスタQ10(1)，Q11(1)、電流源回路I8を介して電
源VCCとVEEとの間に電流パスが形成される。そ
のため、抵抗R10の電圧降下によりデコーダ８の
出力08(1)のみが低レベルになり、選択動作が行わ
れる。今、レベルシフト回路７の出力V08(1)の高
レベルを−3V以下にした場合（レベルシフト回
路７のダイオードの数を３個にすればレベルシフ
ト回路７の出力の高レベルは約−3.2Vとなる）、
デコーダ８の出力V08(1)の低レベルは−3V程度に
することができ、出力V08(1)の振幅は3V程度（出
力V08(1)の高レベルは0V）になり、次段回路であ
る反転バツフア９がMOS回路でも十分駆動でき
る。即ち、デコーダ８は選択動作と同時に入出力
間で増幅動作を行うことができる。
ト構成の電流切換形論理回路で構成されており、
レベルシフト回路７及び７′の出力V07(1)〜V07
（2i）及びV07′(1)〜V07′（2n-1）を入力とし、それ
らの組合せによつて2n本の出力（V08(1)〜V08
（2o））のうち１本の低レベルにして選択動作を行
う。デコーダ８のシリーズゲートは上段のゲート
１０と下段のゲート１１と電流源回路I8との直列
接続で構成されている。上段のゲート１０はレベ
ルシフト回路７の出力V07(1)〜V07（2i）で駆動さ
れ、下段のゲート１１はレベルシフト回路７′の
出力V07′(1)〜V07′（2n-1）で駆動される。例えば、
レベルシフト回路７の出力のうちV07(1)のみが、
又、レベルシフト回路７′の出力のうちV07′(1)の
みが高レベルの時、ベースがV07(1)に接続されて
いるバイポーラトランジスタQ10(1)及びベースが
V07′(1)に接続されているバイポーラトランジスタ
Q11(1)が導通になり、抵抗R10、バイポーラトラ
ンジスタQ10(1)，Q11(1)、電流源回路I8を介して電
源VCCとVEEとの間に電流パスが形成される。そ
のため、抵抗R10の電圧降下によりデコーダ８の
出力08(1)のみが低レベルになり、選択動作が行わ
れる。今、レベルシフト回路７の出力V08(1)の高
レベルを−3V以下にした場合（レベルシフト回
路７のダイオードの数を３個にすればレベルシフ
ト回路７の出力の高レベルは約−3.2Vとなる）、
デコーダ８の出力V08(1)の低レベルは−3V程度に
することができ、出力V08(1)の振幅は3V程度（出
力V08(1)の高レベルは0V）になり、次段回路であ
る反転バツフア９がMOS回路でも十分駆動でき
る。即ち、デコーダ８は選択動作と同時に入出力
間で増幅動作を行うことができる。
反転バツフア９はデコード８の出力V08(1)〜
V08（2n）を反転し、次段の大きな負担であるメモ
リアレイ５をMOSレベルの信号で駆動する回路
である。前段のデコーダ８が負荷駆動力の大きな
バイポーラトランジスタを用いて構成されている
ため、反転バツフア９はゲート幅の大きいMOS
トランジスタを用いて構成したインバータ１段で
次段のメモリアレイ５を高速に駆動できる。又、
反転バツフアとしてはMOSトランジスタとバイ
ポーラトランジスタの複合回路を用いたインバー
タで構成することもできる。
V08（2n）を反転し、次段の大きな負担であるメモ
リアレイ５をMOSレベルの信号で駆動する回路
である。前段のデコーダ８が負荷駆動力の大きな
バイポーラトランジスタを用いて構成されている
ため、反転バツフア９はゲート幅の大きいMOS
トランジスタを用いて構成したインバータ１段で
次段のメモリアレイ５を高速に駆動できる。又、
反転バツフアとしてはMOSトランジスタとバイ
ポーラトランジスタの複合回路を用いたインバー
タで構成することもできる。
上述のように、本発明に番地選択回路は初段の
プリデコーダ６及び６′でECLレベルの入力信号
A1〜Aoの検出動作とプリデコード動作を行い、
２段目のレベルシフト回路７及び７′でレベルシ
フト動作を行い、３段目のデコーダ８で番地選択
動作と増幅動作を行い、４段目の反転バツフア９
でメモリアレイ５を駆動する構成をとることによ
り回路段数が少なくなり、更に、３段目のデコー
ダ８の入力まで小振幅動作であるため、番地選択
動作を高速化することができる。
プリデコーダ６及び６′でECLレベルの入力信号
A1〜Aoの検出動作とプリデコード動作を行い、
２段目のレベルシフト回路７及び７′でレベルシ
フト動作を行い、３段目のデコーダ８で番地選択
動作と増幅動作を行い、４段目の反転バツフア９
でメモリアレイ５を駆動する構成をとることによ
り回路段数が少なくなり、更に、３段目のデコー
ダ８の入力まで小振幅動作であるため、番地選択
動作を高速化することができる。
第５図、第６図はそれぞれプリデコーダ６及び
６′、デコーダ８の電流源回路に待機時の電流を
しや断する機能を付加した構成例である。第５図
は電流源回路をMOSトランジスタT6(1)で構成し
た例であり、MOSトランジスタT6(1)のドレイン
はコモンエミツタ回路に、ソースは電源VEEに接
続され、ゲートには制御信号VCSが印加される。
動作時は制御信号VCSは高レベルでありMOSトラ
ンジスタT6(1)は導通し、コモンエミツタ回路の
電流源として動作する。一方、待機時には制御信
号VCSが低レベルであり、MOSトランジスタT6
(1)は非導通となり、コモンエミツタ回路からの電
流をしや断する。
６′、デコーダ８の電流源回路に待機時の電流を
しや断する機能を付加した構成例である。第５図
は電流源回路をMOSトランジスタT6(1)で構成し
た例であり、MOSトランジスタT6(1)のドレイン
はコモンエミツタ回路に、ソースは電源VEEに接
続され、ゲートには制御信号VCSが印加される。
動作時は制御信号VCSは高レベルでありMOSトラ
ンジスタT6(1)は導通し、コモンエミツタ回路の
電流源として動作する。一方、待機時には制御信
号VCSが低レベルであり、MOSトランジスタT6
(1)は非導通となり、コモンエミツタ回路からの電
流をしや断する。
第６図は電流源回路をバイポーラトランジスタ
Q6(9)とMOSトランンジスタT6(2)の直列接続で構
成した例であり、バイポーラトランジスタQ6(9)
のコレクタはコモンエミツタ回路に接続され、ベ
ースには定電圧VBBが印加され、MOSトランジス
タT6(2)のソースは電源VEEに接続され、ゲートに
は制御信号VCSが印加される。制御信号VCSによ
る動作時、待機時の電流源回路の制御は第５図の
構成例と同様である。
Q6(9)とMOSトランンジスタT6(2)の直列接続で構
成した例であり、バイポーラトランジスタQ6(9)
のコレクタはコモンエミツタ回路に接続され、ベ
ースには定電圧VBBが印加され、MOSトランジス
タT6(2)のソースは電源VEEに接続され、ゲートに
は制御信号VCSが印加される。制御信号VCSによ
る動作時、待機時の電流源回路の制御は第５図の
構成例と同様である。
第７図はレベルシフト回路７及び７′に待機時
の電流をしや断する機能を付加した構成例であ
り、第３図に示したレベルシフト回路の負荷抵抗
ＲをMOSトランジスタT7(1)を用いて構成する。
MOSトランンジスタT7(1)のゲートには制御信号
VCSが印加されており、制御信号VCSによる動作
時、待機時のMOSトランジスタT7(1)の制御は第
５図の電流源回路の構成例と同様である。
の電流をしや断する機能を付加した構成例であ
り、第３図に示したレベルシフト回路の負荷抵抗
ＲをMOSトランジスタT7(1)を用いて構成する。
MOSトランンジスタT7(1)のゲートには制御信号
VCSが印加されており、制御信号VCSによる動作
時、待機時のMOSトランジスタT7(1)の制御は第
５図の電流源回路の構成例と同様である。
上述のように、プリデコーダ６及び６′は、デ
コーダ８の電流源回路とレベルシフト回路７及び
７′の負荷のそれぞれの電流パルスにMOSトラン
ジスタを挿入し、MOSトランジスタのゲートに
印加される制御信号VCSを用いて待機時の電流を
しや断する機能を付加することにより、待機時の
低消費電力化達成できる。
コーダ８の電流源回路とレベルシフト回路７及び
７′の負荷のそれぞれの電流パルスにMOSトラン
ジスタを挿入し、MOSトランジスタのゲートに
印加される制御信号VCSを用いて待機時の電流を
しや断する機能を付加することにより、待機時の
低消費電力化達成できる。
なお以上説明した実施例ではMOSトランジス
タを使用したが、他の種類の電界効果トランジス
タを使用することも可能である。
タを使用したが、他の種類の電界効果トランジス
タを使用することも可能である。
以上説明したように、本発明の番地選択回路は
プリデコーダ、レベルシフト回路、デコーダ、反
転バツフアの４段の回路で構成されるため回路段
数が少なく、しかもデコーダの入力まで小振幅動
作であるから、番地選択動作を高速化できる。
プリデコーダ、レベルシフト回路、デコーダ、反
転バツフアの４段の回路で構成されるため回路段
数が少なく、しかもデコーダの入力まで小振幅動
作であるから、番地選択動作を高速化できる。
第１図は本発明の一実施例を示すブロツク図、
第２図は第１図のプリデコーダの具体例を示す
図、第３図は第１図のレベルシフト回路の具体例
を示す図、第４図は第１図のデコーダの具体例を
示す図、第５図および第６図は電流源回路に待機
時の電流しや断機能を付加した例を示す図、第７
図はレベルシフト回路に待機時の電流しや断機能
を付加した例を示す図、第８図は従来例を示す図
である。 ５……メモリアレイ、６……プリデコーダ、７
……レベルシフト回路、８……デコーダ、９……
反転バツフア。
第２図は第１図のプリデコーダの具体例を示す
図、第３図は第１図のレベルシフト回路の具体例
を示す図、第４図は第１図のデコーダの具体例を
示す図、第５図および第６図は電流源回路に待機
時の電流しや断機能を付加した例を示す図、第７
図はレベルシフト回路に待機時の電流しや断機能
を付加した例を示す図、第８図は従来例を示す図
である。 ５……メモリアレイ、６……プリデコーダ、７
……レベルシフト回路、８……デコーダ、９……
反転バツフア。
Claims (1)
- １ コレクタドツテイング構成の電流切換形論理
回路により入力信号の検出およびプリデコードを
行う第１のデコード手段と、該第１のデコード手
段からの出力信号を低電位側にレベルシフトする
レベルシフト手段と、シリーズゲート構成の電流
切換形論理回路により上記レベルシフト手段から
の出力信号をデコードしかつ増幅する第２のデコ
ード手段と、および該第２のデコード手段からの
出力信号を反転する反転バツフア手段を有するこ
とを特徴とする番地選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60084296A JPS61242391A (ja) | 1985-04-19 | 1985-04-19 | 番地選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60084296A JPS61242391A (ja) | 1985-04-19 | 1985-04-19 | 番地選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61242391A JPS61242391A (ja) | 1986-10-28 |
| JPH0352677B2 true JPH0352677B2 (ja) | 1991-08-12 |
Family
ID=13826505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60084296A Granted JPS61242391A (ja) | 1985-04-19 | 1985-04-19 | 番地選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61242391A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220497A (ja) * | 1987-03-09 | 1988-09-13 | Nippon Telegr & Teleph Corp <Ntt> | 番地選択回路 |
| DE3883389T2 (de) * | 1988-10-28 | 1994-03-17 | Ibm | Zweistufige Adressendekodierschaltung für Halbleiterspeicher. |
| JP2005070673A (ja) * | 2003-08-27 | 2005-03-17 | Renesas Technology Corp | 半導体回路 |
-
1985
- 1985-04-19 JP JP60084296A patent/JPS61242391A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61242391A (ja) | 1986-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4697109A (en) | Level converter circuit | |
| KR950002078B1 (ko) | 레벨 변환 회로 | |
| US4369503A (en) | Decoder circuit | |
| US5021688A (en) | Two stage address decoder circuit for semiconductor memories | |
| KR910002967B1 (ko) | 바이폴라 트랜지스터와 mos 트랜지스터를 조합한 반도체 집적회로 | |
| US4394657A (en) | Decoder circuit | |
| US5323360A (en) | Localized ATD summation for a memory | |
| US4385370A (en) | Decoder circuit | |
| JPS62183624A (ja) | Ｅｃｌトランジスタ論理回路からｆｅｔ論理回路を駆動するためのインターフェース回路 | |
| US3971001A (en) | Reprogrammable read only variable threshold transistor memory with isolated addressing buffer | |
| US6369617B1 (en) | Semiconductor integrated circuit and semiconductor logic circuit used in the integrated circuit | |
| JPH0352677B2 (ja) | ||
| JPS6331879B2 (ja) | ||
| JP2532831B2 (ja) | メモリ回路 | |
| US4897820A (en) | Bi-CMOS type of semiconductor memory device | |
| US4563598A (en) | Low power consuming decoder circuit for a semiconductor memory device | |
| US4857772A (en) | BIPMOS decoder circuit | |
| US3538348A (en) | Sense-write circuits for coupling current mode logic circuits to saturating type memory cells | |
| JP2901973B2 (ja) | 半導体集積回路装置 | |
| US4791382A (en) | Driver circuit | |
| EP0341732B1 (en) | Logic circuit | |
| JPS63220497A (ja) | 番地選択回路 | |
| JP2941890B2 (ja) | 半導体メモリ | |
| JP2868245B2 (ja) | 半導体装置及び半導体メモリ | |
| KR950005021B1 (ko) | 레벨변환회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |